SU999035A1 - Устройство дл ввода информации - Google Patents

Description

.(54) УСТРОЙСТВО ДЛЯ ВВОДА HHTOPt L UHH

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах дл  сопр жени  ЭВМ с накопител ми на магнитных лентах, дисках и т.п.

известны устройства дл  сопр жени  У ВМ с магнитофоном, содержащее канал ввода, включающий полосовой фильтр, компаратор, формирователь импульса, делитель напр жени  и цифровой анализатор частот, блок синхронизации и канал вывода, состо щий из фа30кодированного модул тора, формировател  разнопол рных импульсов , элемента НЕ и триггера синхро низации 1 .

Недостаток этих устройств состоит в низкой достоверности ввода информации .

Наиболее близким |с изобретению по технической сущности  вл етс  устройство управлени  накопител ми на магнитной ленте,- содержащее узел синхронизации, узел выделени  передового бита,, генератор импульсов, выходом подключенный через счетчик ко входу дешифратора, регистр перекоса и информационный регистр {2J .

Недостатком этого устройства  вл етс  низка  лостоверность ввода информации , из-за того., что передовым битом в одном и том же информационном слое, считанном с носителей, подготовленных на других аналогичных устройствах может быть бит, идущий по любому каналу. В устройстве зона-перекоса инфор нации, ограниченна  условием взаимозамен емойти носителей, фиксирована и не превы10 . шает одной трети периода следовани  информационных слоев, что  вл етс  недостаточным и приводит к неправильному вводу информации.

Целью изобретени   вл етс  по15 вышение достоверно.стй ввода информации .

Поставленна  цель достигаетс  тем, что в устройство, содержащее блок распределени  каналов по груп20 пам, включающий узел фиксации передового- бита, группа входов которого соединена с группой информационных входов устройства, и информационный регистр, выход которого  вл етс 

25 выходом устройства, введены буферный регистр, коммутатор, блок формировани  управл ющего сигнала, три блока выделени  передового бита, три блока формировани  команды переза30 писи, а блок распределени  ПО группам дополнительно содержит три узла задержки, три регистрами три узла задержки, три регистра и три группы элементов И, причем первые входы элементов И первой,второй и тре тьей групп соединены с .группой входов узла фиксации передового бита, вторые- входы т соответств.енно с выходами последовательно соединенных первого, второго,и третьего узлов задержки, а выходы - соответственно с входами первого, второго и третьего регистров, выход узла фиксациипередового бита подключен ко входу первого узла задержки, группы выходов первого, второго и третьего регистров соединены соответственно с первой, второй и третьей группами информационных входов коммутатора и первыми группами, входов первого, второго и третьего бло ков выделени  передового бита, втор группы входов которых подключены к группе информационных входов устрой ства, первый и вторые выхоцы - соот ветственно к Первым- и .вторым входов второго, третьего и первого блоков формировани  команды перезаписи, а входы и третьи выхода - соответстве но к первым выходам и третьим входам первого, второго и третьего бло ков формировани  команды перезаписи первые выходы которых соединены соответственно с первым, вторым и тре тьим входами блока формировани  упг равл ющего сигнала, вторые выходы соответственно с первым, вторым и третьим управл ющими входами коммутатора , а четвертые входы - соответственно с первыми выходами тре тьего, первого и второго блоков фор мировани  команды перезаписи, выходы второго и третьего блоков выделени  передового бита подключены соответственно к четвертому и п тому входам блока . формировани управл ющего сигнала, выходом соеди ненного с управл ющим входом информационного регистра, информацион ный вход которого подключен к выходу буферного регистра, группа информационных входов которого соедин на с группой .информационных входов устройства, а группа управл юишх входов - с группой выходов коммутатора . Кроме того, блок выделени  передового бита содержит группу элементов И, элемент ИЛИ, элемент И и триггер, причем первые и вторые вхо ды элементов И группы подключены соответственно к первой и второй группам входов блока, а выходы - к группе входов элемента ИЛИ, выходом соединенного с первым входом элемента И, второй вход и выход, которо го подключены сбответственно к нулевому выходу и единичному входу триггера, единичные и нулевые входы и выходы которого  вл ютс  соответственно первым и третьим выходами блока и вторым выходом и. входом блока . При этом блок формировани  команды перезаписи содержит три элемента задержки, триггер, .четыре элемента И и -элемент ИЛИ, причем первый ;вход первого элемента И соединен с вторым входом блока, выход - через первый элемент задержки с первым входом второго элемента И, вторым входом и выходом подключенного соответственно к первому входу блока и нулевому входу триггера, нулевой выход которого соединен с первым входом третьего элемента И, вторым входом соединенного с четвертым входом блока , а выходом - с первым входом эле- мента ИЛИ, второй вход первого элемента И подключен к третьему входу блока и через второй элемент задержки к первому входу четвертого элемента И, второй вход и выход которого соединены соответственно с единичным выходом триггера и вторым входом элемента ИЛИ, выход которого подключен к в.торому выходу блока и через третий элемент задержки к единичному входу триггера и первому выходу блока. Блок формировани  управл ющего сигнала содержит три элемента задержки , три элемента И и элемент ИЛИ, причем первые входы первого и второго элементов И и элемента ИЛИ соединены соответственно через первый, второй и третий элементы задержки с первым, вторым и третьим входами блока, вторые входы первого и второго , элементов И соединены соответственно с четвертым и п тым входами блока, а выходы - соответственно с первым входом третьего элемента И и вторым входом элемента ИЛИ, выход и третий вход которого подключены соответственно к выходу блока и выходу третьего элемента И, вторым входом соединенного с п тым входом блока. Узел фиксации передового бита содержит элемент ИЛИ, элемент И и триггер, причем группа входов элемента ИЛИ соединена с группой вхоДов узла, а выход - с первым в.ходом элемента И, выход и второй вход которого соединены соответственно с входом и выходом триггера. На фиг. 1 цредставлена блок-схема устройства; на фиг. 2 - временна  диаграмма его работы дл  различных случаев разброса времени между поступлением разр дных (канальных) импульсов информационного слова. Устройство содержит (фиг. 1) Злок 1 распределе.ни  каналов по группам , блоки 2-4 вьоделени  передового бита, блоки 5-7 формировани  ко манды перезаписи, блок 8 формировани  управл ющего сигнала, коммутатор 9, буферный регистр 10, информационный регистр 11, выход 12, группу информационных входов 13 и вход 14 сброса устройства. Блок 1 распределени  каналов по группам содержит узел 15 фиксации передового бита, состо щий из элементов ИЛИ 16, И 17 и триггера 18, узлы 19 - 21 задержки, группы элементов И 22 - 24, регистры 25 - 27. Каждый из блоков 2 - 4 вЕлделени  передового бита содержат группу элементов И 28, элементы ИЛИ 29 и И 30 и триггер 31. Каждый из блоков 5--7 формировани  команды перезаписи содержит элементы И 32 - 35, элемент ИЛИ 36, триггер 37 и элементы 38-40 задержки. Блок 8 формировани  управл ющего сигнала содержит элементы 41-43 задержки, элементы И 44-46 и эле сигнала содержит элементы 41-43 задержки, элементы И 44 - 46 -и эле .мент ИЛИ 47. Коммутатор 9 состоит из групп элементов И 48 и ИЛИ 49. Устройство также содержит выходы 50 -f 58 блоков 2-4, выходы 59 f 64 блоков 5 - 7 и выход 65 блока 8. . Устройство работает следующим образом . Настроечное информационное, слово содержащее единицы во всех разр дах поступает по входам 13 в блок 1 на входы элемента ИЛИ 16 и входы элементов И 22 - 24. Передовой бит настроеч-ного слова запускает узел 19, который в течение 1/3 Т (Т - период следовани  информационных слоев) ра решает прохождение информации через элементы И 22 в регистр 25. После окончани  1/3 Т узел 19 задним фрон том запускает узел 2Ю на вторую тре периода и в течение этого интервала разрешаетс  прохождение информации через.элементы И .23 во второй регис 26. После окончани  2/3 Т узел 20 заднимфронтом запускает третий узел 21, который в течение последней тре ти периода Т разрешает прохождение информации через элементы И 24 в регистр 27. Таким образом, сигнал с выхода узла 19 разрешает запись только в течение первой трети периода и в ре гистр 25 будут прин ты те биты настроечного слова, которые по вились в первой трети Т. Аналогично, по окончании второй трети периода буду возбуждены в регистре 26 разр ды на строечного слова, пришедшие во вто .рой трети Т, а S регистре 27 - разр ды настроечного слова, пришедшие в третьей трети периода. . в результате после приема настроечного слова информационные каналы оказываютс  разбиты на три группы, . так как в регистрах 25 - 27 произошло запоминание в какой трети периода по каким каналам будет поступать информаци  при передаче информационного слова. Кроме того, передовым битом переключилс  триггер 18 и заблокировал запуск узлов 19 - 21 на новый цикл работы до конца обработки передаваемого массива информации, т.е. до сброса триггера 18 по входу 14, после чего возможна передача нового настроечного слова дл  нового массива. Разрешающие потенциалы триггеров 25-27 поступают на входы элементов И 28 блоков 2 - 4 и на входы элементов И 48. Информационное слово поступает на входы буферного регистра 10 и на входы элементов И 28 блоков 2 и 4. Информационные биты каждой из групп каналов с выходов элементов И 28 поступают на элемент ИЛИ 29, где выдел етс  передовой бит группы который поступает на вход элемента И 30, на другой вход которого подаетс  гхазрешающий потенциал с выхода триггера 31, наход щегос  в -исходном состо нии. Передовой бит с выхода элемента И 30 перебрасывает триггер 31 в единичное состо ние, и поступает на вход элемента 39 задержки, настроенного на врем  равное 1/2 Т . и вход элемента И 32, на другом входе которого имеетс  разрешающий потенциал с нулевого выхода триггера 31 блока 4 (разрешающий потенциал есть в том случае, если отсутствует информаци  в каналах предааествующей группы). С выхода элемента И 32 сигнал поступает через элемент 38 задержки , настроенный на 1/6 Т, на вход элемента И 33, на другой вход которого подаетс  сигнал с нулевого выхода триггера 31 блока 4/ причем последний сигнал имеетс  тогда, когч да есть информаци  в каналах, обслуживаемых блоком 4. Сигналом с выхода элементна И 33 сбрасываетс  в ноль триггер 37. Нулевое состо ние триггера 37 означает, что ранее отсутствующа  информаци  в предшествующей группе каналов по вилась в зоне каналов данной группы и перезапись информации каналов данной группы необходимо задержать до перезаписи информации предшествующей группы. При наличии информации в каналах предшествующей группы триггер 37 удерживает на элементе И 35 запрещающий потенциал и с элемента 39 задержки , настроенный на 1/2 Т, сигнал перезаписи на выход элемента И 35 не пройдет. Сигналом с нулевого выхода триггера 37 будет открыт элемент И 34, через который пройдет сигнал пе резаписи с выхода элемента 40 за-„держки блока 7 на элемент ИЛИ 36 блока 5, далее через элементы И 48 и .ИЛИ 49 в буферный регистр 10 и информационный регистр 11. Сигнал с выхода элемента ИЛИ 36 блока 5 чере элемент 40 задержки настроенный на врем , необходимое дл  перезаписи сигналов данной группы каналов буферного регистра 10 в. информационный регистр 11, поступает на уста. новочный вход триггера 31 блока 2, устанавлива  его в -исходное состо ние , и через элемент 41 задержки . на вход элемента И 44, Если разрещаюишй потенциал на элементе И 32 с выхода блока 4 отсутствует- , т,е. имеетс  информаци  в предшествующей группе каналов, или за врем  1/6 Т, не по витс  раз решающий потенциал на входе элемент И,33 (отсутствие передового бита в каналах пред1лествук 1цей группы в зоне действи  данной группы каналов триггер 37 не переброситс , что обе спечит прохождение сигнала перезапи си через элемент И 35 и элемен ИЛИ 31: на элементы И 48, позвол   переписать информацию каналов данной группы из буферного регистра 10 в информационный регистр 11. Через элемент 40 задёрЛскй сигнал поступа. ет на установочный вход триггера 31 блока 2,- устанавлива  его в исходно состо ние, и через элемент задержки 41 на вход элемента И 44, Сигналы с выходов элементов 40 Задержки блоков 5-7 поступают на. вход элемента 41 задержки, набтроен него на 2/3 Т вход элемента 42 задержки , настроенного на 1/2 Т, и. на вход элемента 43 задержки, настр -енйого .на , необходимое дл  пе резаписи информации третьей., группы б фе эного регистра 10 в информа.ционны регистр 11. Сигналы перезаписи информационно слова, пройдут на вход информационного регистра 11 по цеп мг -элемент 41 задержки, элементы И 44 и 45 и элемент ИЛИ 47, если все информа,ционное слово расположен в- первой группе каналов (имеютс  разрешающие потенциалы на входах элементов И 44 и 45, свидетельствующие об отсутствии информации в ка-аалах второй и третьей групп, т.е„ соответствующие триггеры 31 блоков 3 и 4 наход тс  в ис: г;одном состо ни -элемент 42 задержки, элементы ;И 46 и ИЛИ 47, если информационное слово расположено в двух группах каналов (первой и второй) или .все информационное слово расположено во ; в торой группе каналов; - элемент 43 згедержки и элемент ИЛИ 47, если информационное слово расположено или во всех группах каналов , или во второй и третьей группах каналов, или только в третьей группе. Выходной сигнал с элемента ИЛИ 47 поступает на управл ющий вход информационного регистра 41 и производит- выдачу информационного слова на выход устройства. Временна  диаграмма (фиг. 3) показывает работу устройств.а при семи восьмиразр дных байтов (информационных слов) дл  следующих случаев: а)в первом байте - распредаление каналов разр дов байта по гр/ппам по настроечному байту; б)во втором байте - работа схемы при наличии информации только в первой группе каналов; в)в третьем байте - работа схемы при . наличии информации только. во второй группе каналов; г)в третьем и четвертом байте работа схемы, когдабиты текущего и последующего байта по каналам 3 и 1 группы наход тс  в одной зЪне, но передовой бит текущего байта опережает передовой бит последующего, байта; д)в детвертом и п том байтах работа cxeivK, когда биты текущего и последующего байта по каналам 3 к 1 группы наход тс  в одной зоне, но передовой бит текущего байта запаздывает относительно передового бита последующего байта на врем , не превышающее 1/6 Т; е) в п том байте - работа схемы, когда передовой бит, идущий по I TOрой .группе-каналов, отстает от переДОВО .ГО бита,- Идущего по третьей pynne каналов на врем , не п ревышающёе f/6 Т; ж)в шестом байте - работа схемы, когда информационный байт, состо - : щий из двух битов, расположен с переносом информации, равным 1/6 Т; з)в шестом и седьмом байтах работа схемы, когда биты текущего и последующего байта по канешам 3 и 1 групп наход тс  в одной зоне, но передовой бит текущего байта за- паздывает .относительно передового бита последующего байта на ,, не превышающее 1/6 Т. Таким образом, предложенное устройство обеспечивает надежный прием параллельно .передаваемых многоразр дных информационных слов с большим , чем в известном устрбйстве разбросом времени между поступлением азр дных сигналов относительно друг руга. В частности, устройство доускает перекос, (т.е. временной интервал между передовым и последним битами информационного cл6вaJ больший периода следовани  информационных слов. Следует отметить, что в принципе может быть обеспечен и большой допуск на переход в случае разбиени  периода на большее число зон (более трех). Фррмула изобретени  1. Устройство дл  ввода информации , содержащее блок распределени  каналовпо группам, включающий узел фиксации передового бита, группа входов которого соединена с группой информационных входов устройства, и информационный регистр, выход которого  вл етс  выходом устройства, отличающеес  тем, что, с целью повышени  достоверности ввода информации, в него введены буферный регистр, коммутатор, блок формировани  управл ющего сигнала, три блока выделени  передового бита три блока формировани  команды пере записи, а блок распределени  каналов по группам дополнительно содержит три узла задержки, три регистра и три группы элементов И, причем первые входы элементов И первой, второй и третьей трупп соединены с группой входов узла фиксации передо вого бита, вторые входы - соответственно с выходами последовательно соедине1 ных первого, второго и третьего узлов задержки, а выходы - со ответственно с входами первого, вто го и третьего регистров, выход узла фиксации передового бита подключен входу первого узла задержки, группы выходов первого, второго и третьего регистров со.едииены соо.ветственно с первой, второй и третьей группами информационных входов коммутатора и первыми группами входов первого, второго и третьего блоков выделени  передового бита, вторые группы входов которых подключены к группе информационных входов устройства, пер вые и вторые выходы - соответственн ;к первым и вторым вx6дa /I второго, третьего и первого блоков формировани  команды перезаписи, а входы и третьи выходы - соответственно к первым выходам и третьим входам пер вого, второго и третьего блоков фор мироваии  команды перезаписи, первые выходы которых соединены соответственно с первым, вторым и третьим входами блока формировани  управл ющего сигнала, вторые выходы соответственно с первым, вторым и третьим управл ющими входами коммутатора , а четвертые входы - соответ ст.венно с первыми выходами третьего . первого и второго блоков формировани  команды перезаписи, вторые выхо ды второго и третьего блоков, выделени  передового бита подключены се ответственно к четвертому и п тому входам блока формировани  управл ющего сигнала, выходом соединенного с управл ющим входом информационного регистра, информационный вход которого подключен к выходу буферного регистра, группа информационных входов которого соединена с группой информационных входов устройства, а группа управл ющих входов - с группой выходов коммутатора. 2. Устройство по п. 1, отличающеес  тем, что блок выделени  передового бита содержит группу элементов И, элемент ИЛИ, элемент И и триггер, причем первые и вторые входы элементов И группы подключены соответственно к первым и вторым группам входов блока, а выходы - к группе входов элемента ИЛИ, выходам соединенного с первым входом элемента И, второй вход и выход которого подключены-соответственно к нулевому выходу и единичному входу триггера, единичные и нулевые входы и выходы которого  вл ютс  соответственно первым и третьим выходами блока -И вторым выходом и входом блока . 3.. Устройство по п. 1, отличающеес  тем, что блок фор-, мировани  команды перезаписи содержит три элемента задержки, триггер, четыре элемента И и элемент ИЛИ, причем первый вход первого элемента И соединен с втгорши входом блока, выход через первьиТ элемент задержки - с первым входом второго элемента И, вторым входом и: выходом подключенного соответственно к первому входу блока и нулевому входу триг гера, нулевой выход которого соеди ;; нен с первЕлм входом третьего элемента И, вторым входом соединенного счетвертым входом блока, а выходом с первым входом элемента ИЛИ, второй вход первого элемента И подключен к третьему входу блока и через второй элемент задержки - к первому входу четвертого элемента И, второй вход и выход которого соединены соответственно с единичным выходом триггера и вторым входом эле- мента ИЛИ, выход которого подключен к второму выходу блока и через элемент задержки - к единичному входу триггера и первому выходу блока . 4. Устройство по п. 1, отличающеес  тем, что блок формировани  управл ющего сигнала содержит три элемента задержки, три элемента И и элемент ИЛИ, причем первые входы первого и второго элементов И и элемента ИЛИ соединены соответственно через первый, второй и третий элементы задержки с первым, вторым и третьим входами блока, вторые входы первого и второго элементов И соединены соответственно с четвертым и п тым входами блока, а выходы - соответственно с первым входом третьего-элемента И и вторым входом элемента ИЛИ, выход и третий вход которого подключены соответственно к выходу блока и выходу третьего элемента И, вторьм входом соединенного с п тым входом блока.

.5. Устройство по п. 1, отли-|чающеес  тем, что узел фиксации передового бита содержит элемент

ИЛИ, элемент И и триггер, причем группа входов элемента ИЛИ соединена с группой входов узла а выход с первым входом элемента И, выход и второй вход которого соединены со5 ответственно с входом и выходом триггера .

Источники информации, прин тые во внимание при экспертизе 0 1. Авторское свидетельство СССР ПО за вке 2952134/18, .(. кл. G 06 F 3/04, 1980.

2. Устройство управлени  накопителем на магнитной ленте ЕС-5517. 5 Техническое описание Е 1 3 .057 .0270 .;14 1976(прототип).

Claims (5)

Формула изобретения

1. Устройство для ввода информации, содержащее блок распределения каналов по группам, включающий узел фиксации передового бита, группа входов которого соединена с группой информационных входов устройства, и информационный регистр, выход которого является выходом устройства, отличающееся тем, что, с целью повышения достоверности ввода информации, в него введены буферный регистр, коммутатор, блок формирования управляющего сигнала, три блока выделения передового бита, ^гтри блока формирования команды перезаписи, а блок распределения каналов по группам дополнительно содержит три узла задержки, три регистра и три группы' элементов И, причем первые входы элементов И первой, второй и третьей групп соединены с группой входов узла фиксации передового бита, вторые входы - соответственно с выходами последовательно соединенных первого, второго и тре-_ тьего узлов задержки, а выходы - соответственно с входами первого, второ гойтретьего регистров, выход узла фиксации передового бита, подключен к входу первого узла задержки, группы’ выходов первого, второго и третьего регистров соединены соответственно с первой, второй и третьей группами, 'информационных входов коммутатора и' 'первыми группами входов первого, второго и третьего блоков выделения передового бита, вторые группы входов которых подключены к группе информационных входов устройства, перовые и вторые выходы - соответственно ?к первым и вторым входам второго, третьего и первого блоков формирования команды перезаписи, а входы и третьи выходы - соответственно к первым выходам и третьим входам первого, второго и третьего блоков формирования команды перезаписи, первые выходы которых соединены соответственного первым, вторым и третьим входами блока формирования управляющего сигнала, вторые выходы соответственно с первым, вторым и третьим управляющими входами коммутатора, а четвертые входы - соответственно с первыми выходами третьего, первого и второго блоков формирова ния команды перезаписи, вторые выхо* ды второго и третьего блоков, выделения передового бита подключены соответственно к четвертому и пятому входам блока формирования управляющего сигнала, выходом соединенного с управляющим входом информационного регистра, информационный вход которого подключен к выходу буферного регистра, группа информационных входов которого соединена с группой информационных входов устройства, а группа управляющих входов - с группой выходов коммутатора.

2. Устройство поп. 1, отличающееся тем, что блок выделения передового бита содержит группу элементов И, элемент ИЛИ, элемент И и триггер, причем первые и вторые входы элементов И группы подключены соответственно к первым и вторым группам входов блока, а выходы - к группе входов элемента ИЛИ, выходам соединенного с первым входом элемента И, второй вход и выход которого подключенысоответственно к нулевому выходу и единичному входу триггера, единичные и нулевые входы и выходы которого являются соответственно первым и третьим выходами блока .и вторым выходом и входом блока .

3.. Устройство по п. 1, отличающееся тем, что блок формирования команды перезаписи содержит три элемента задержки, триггер, четыре элемента И и элемент ИЛИ, причем первый вход первого элемента И соединен с вторым входом блока, выход через первый элемент задержки - с первым входом.второго элемента И, вторым входом й выходом подключенного соответственно к первому входу блока и нулевому входу триггера, нулевой выход которого соеди^. нен с первым входом третьего элемента И, вторым входом соединенного с’четвертым входом блока, а выходом с первым входом элемента ИЛИ, второй вход первого элемента И подключен к третьему входу блока и через второй элемент задержки - к первому входу четвертого элемента И, второй вход и выход которого соединены соответственно с единичным выходом триггера и вторым входом эле— мента ИЛИ, выход которого подключен к второму выходу блока и через третий элемент задержки - к единичному входу триггера и первому выходу блока.

4. Устройство по π. 1, отличающееся тем, что блок формирования управляющего сигнала содержит три элемента задержки, три элемента И и элемент ИЛИ, причем первые входы первого и второго эле11 ментов И и элемента ИЛИ соединены соответственно через первый, второй и третий элементы задержки с первым, вторым и третьим входами блока, вторые входы первого и второго элементов И соединены соответственно с 5 четвертым и пятым входами блока, а выходы - соответственно с первым входом’ третьего-элемента И и вторым входом элемента ИЛИ, выход и третий вход которого подключены соответст- 10 венно к выходу блока и выходу третьего элемента И, вторым входом соединенного с пятым входом блока.

,5. Устройство поп. 1, отличающееся тем, что узел фикса-15 ции передового бита содержит элемент

ИЛИ, элемент И и триггер, причем группа входов элемента ИЛИ соединена с группой входов узла, а выход с первым входом элемента И, выход и второй вход которого соединены соответственно с входом и выходом триггера.