SU1119019A1 - Устройство управлени загрузкой микропрограмм - Google Patents

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок вьделени  временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных,блок вьщелени  и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управлени  движением головки, содержащий первый и втор.ой элементы И, первый и второй триггеры и схему сравнени , первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управлени  движением головки и к первому входу второго элемента И блока управле- ни  движением головки, второй вход которого соединен с вторым входом первого элемента И блока управлени  движением головки и первым управл ющим входом блока вьделени  и идентификации символа, выходы первого и второго элементов И блока управлени  движением головки соединены соответственно с входом установки в единицу первого триггера блока управлени  движением головки и входом установки в единицу второго триггера блока управлени  движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управлени  движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управлени  движением головки соединены соответственно с первым и вторым выходами управлени  внешним накопителем дорожек устройства , выход равенства схемы сравнени  соединен с первым управл ющим входом блока выделени  и чцентификации символа, первый и второй информационные входы схемы сравнени  соединены (Л соответственно с информационным выходом регистра сдвига и с информас ционным выходом счетчика адреса дорожки , информационный вход которого § соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнени  счетчика символов CD и входом сброса блока вьщелени  и о идентификации символа, счетный вход счетчика символов соединен с выходом выделени  символа блока вьщёлени  и со идентификации символа, второй управл ющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным вькодом регистра сдвига, выход старшего разр да которого соединен с информационным входом блока вьщелени  и идентификации символа, третий управл ющий выход которого соединен с входом, начальнойустановки регистра сдвига и входом установки в ноль второго триггера блока вьщеле

Description

ни  временньгх битов и битов данных, информационный вход которого соединен с выходом первого 7риггера блока вьтелени  временных битов и битов данных вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого сое динен с выходом второго триггера блока вьщелени  временных битов и битов данных, вход синхронизации которого соединен с первым входом синхронизации блока вьщелени  идентификаци символа и вторым выходом блока синхронизации , третий выход которого соединен с вторым входом синхронизации блока вьщелени  и идентификации символа и с первым входом установки в единицу первого триггера блока вьщелени  временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхронизации, четвертый и п тый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока вьщелени  и идентификации символа, отличающеес  тем, что, с целью увеличени  быстродействи  за счет обеспечени  возможности оперативного изменени  информации в пам ти микропрограмм, оно дополнительно содержит коммутатор данных, блок пам ти , счетчик адреса пам ти,регистр данных пам ти, блок управлени  пам тью , содержащий шесть триггеров, дев ть элементов И, п ть элементов ИЖ, элемент НЕ, счетчик и генератор импульсов и блок св зи с процессором , содержащий четыре триггера , четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока св зи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока св зи,с процессором и с выходом управлени  началом загрузки процессора устройства, второй вход первого элемента И блока св зи с процессором соединен с нулевым выходом второго триггера блока св зи с процессором, информационный вход которого соединён с выходом первого элемента И блока св зи с процессором, входы синхронизации второго и третьего триггеров

9019

блока св зи с процессором соединены с вторыми входами второго и третьего элементов И блока св зи с процессором и входом синхронизации устройства , третий вход второго элемента И блока св зи с процессором соединен с единичным выходом третьего триггера блока св зи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока св зи с процессором, вьосод которого соединен с первьм входом первого элемента ИЛИ блока управлени  пам тью,выход второго элемента И блока св зи с процессором соединен с выходом управлени  передачей данных устройства, единичный выход второго триггера, блока св зи с процессором соединен с jiepBbiM входом второго элемента ИЛИ блока управлени  пам тью, первый и второй информационные входы коммутатора блока св зи с процессором соединены соответственно с входом начальной установки режима работы устройства и с выходом четвертого элемента И блока св зи с процессором, первьй и второй входы которого соединены соответственно с выходом переполнени  счетчика символов и с выходом четвертого триггера блока св зи с процессором, информационный вход и вход синхронизации которого соединены соответт ственно с информационным выходом регистра сдвига и с четвертым управл ющим выходом блока вьщелени  и идентификации символа, управл ющий вход коммутатора блока св зи с процессором соединен с входом признака ручного режима устройства, с управл ющим входом коммутатора данных и с первыми входами первого, второго и третьего элементов И блока управлени  пам тью, вход установки в ноль четвертого триггера блока св зи с прицессором соединен с выходом переполнени  счетчика адреса, пам ти, вход записи регистра данных пам ти соединен с вькодом четвертого элемента И блока управлени  пам тью, первый пр мой вход которого соединен с выходом третьего элемента ИЛИ блока управлени  пам тью, с информационным входом первого триггера блока управлени  пам тью и вторым входом второго элемента ИЛИ блока управлени  пам тью, выход которого соединен с инверсным входом четвертого элемента ИЛИ блока управлени  пам тью и входом синхронизации второго триггера блока управлени  пам тью, выход которого соединен с входом установки в ноль третьего триггера блока .управлени  пам тью и с пр мым вхо;дом четвертого элемента ИЛИ блока I управлени  пам тью, выход которого 1 соединен с первым входом п того элемета И блока управлени  пам тью, второй вход которого соединен с нулевым выходом третьего триггера бло управлени  пам тью, информационный вход которого соединен с выходом генератора импульсов блока управлени  пам тью, с информационными входами четвертого, п того и шестого триггеров блока управлени  пам тью и чере элементы НЕ блока управлени  пам ть с информационным входом второго триггера блока управлени  пам тью, вход установки в единицу которого .соединен с выходом шестого элемента И блока управлени  пам тью и с входами установки в ноль четвертого и п того триггеров блока управлени  пам тью, выход п того элемента И блока управлени  пам тью соединен с входом установки в ноль счетчика блока управлени  пам тью, счетньй вход которого соединен с шестым выходом блока синхронизации, с вторым пр мым входом четвертого элемента И блока управлени  пам тью и с первыми пр мыми входами шестого, седьмого и восьмого элементов И блока управлени  пам тью, первый информационный выход счетчика блока управлени  пам тью соединен с первыми инверсными входами четвертого и восьмого элементов И блока управлени  пам тью и с вторыми пр мыми входами шестого и седьмого элементов И блока управлени  пам тью, второй информационньй выход счетчика блока управлени  пам тью соединен с третьим пр мым входом четвертого элемента И блока управлени  пам тью, с вторь1ми инверсными вхо;дами седьмого и восьмого элемен:Тов И блока управлени  пам тью и с инверсным входом шестого элеменiта И блока управлени  пам тью, тре:тий информационньй выход счетчика блока управлени  пам тью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управлени  пам тью, с вторым пр мым входом восьмого элемен019

. та И блока управлени  пам тью и третьим пр мым входом шестого элемента И блока управлени  пам тью, выход седьмого элемента И блока управлени  пам тью соединен - с входами синхронизации первого, третьего и шестого триггеров блока управлени  пам тью, выход восьмого элемента И блока управлени  пам тью соединен с входами установки в ноль первого и шестого триггеров блока управлени  пам тью и с первым входом дев того элемента И блока управлени  пам тью, второй вход которого соединен с п тым управл ющим выходом Ъпо ка вьделени  и идентификации символа и с первьм входом третьего элемента ИЛИ блока управлени  пам тью, второй вход которого соединен с выходом п того триггера блока управлени  пам тью, вход синхронизации которого соединен с выходом второго элемента И блока управлени  пам тью, второй вход которого соединен с входом управлени  записью символа устройства и первым входом п того элемента ИЖ блока управлени  пам тью , второй вход которого соединен с входом управлени  считыванием символа устройства и с вторым входом третьего элемента И блока управлени  пам тью, выход которого соединен с входом синхронизации четвертого триггера блока управлени  пам тью, выход которого соединен с третьим вхрдом второго, элемента ИЛИ блока управлени  пам тью, выход дев того элемента И блока управлени  пам тью соединен с вторым входом первого элемента ИЛИ блока управлени  па.м тью , выход которого соединен с счетным входом счетчика адреса т м ти , выходы первого и шестого триггеров блока управлени  пам тью соединены соответственно с входом записи блока пам ти и входом чтени  блока пам ти, выход п того элемента ИЛИ блока управлени  пам тью соединен с вторым входом первого элемента И блока управлени  пам тью, выход которого соединен с входом разрешени  записи счетчика адреса пам ти, информационньй выход которого соединен с адресным входом блока.пам ти, информационный вход которого соединен с выходом коммутатора данных, первый и второй информационные входы которого соединены соответственно с - входом данных устройства и с выходом регистра данных, информационный вход счетчика адреса пам ти соединен с входом адреса данных устройства,выход пам ти через регистр данных соединен с информационным выходом устройства , причем блок вьщелени  и идентификации символа содержит три триггера, семь элементов И и элемейт ИЛИ-НЕ, первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом п того элемента И, вторым входом элемента ИЛИ-НЕ и с первьм входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьи входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и п того элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго триггера соединен с третьими входами второго и п того элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И,- третий вход которого соединен с третьим управл ющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ и с первым управл ющим выходом блока, третий вход первого элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера , информационный вход которого Ьоединен с информационным входом блока, вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно d первым управл ющим входом блока и входом сброса блока,второй,четвертьй и п тые управл ющие вькоды блока соединены соответственно с выходом второ1ГО элемента И,с выходом п того элеiмента И и с выходом третьего элемен9019

та И, выход первого элемента И с5единен с выходом вьщелени  символов блока,

2. Устройство по п.1, отличающеес  тем, что блок синхронизации содержит дес ть элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ и счетчик , первый информационный выход которого соединен с первым инверсным входом первого элемента И, с первыми пр мыми входами второго, третьего и четвертого элементов И и с инверсным входом п того элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента И с первым инверсным входом второго элемента И, с вторыми пр мыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым пр мым входом п того элемента И, выход которого соединен с четвертым выходом блока, третий информационньй выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с пр мым входом шестого элемента И, с вторым пр мым входом п того элемента И и с третьим пр мым входом четвертого элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с пр мым входом первого элемента И, с вторым пр мым входом второго элемента И и с третьим пр мым входом п того элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, дев того и дес того элементов И, второй вход дес того элемента И соединен с выходом первого триггера, входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый пр мой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом восьмого элемента И и с вторьм входом дев того элемента И, выход которого соединен с входом установки в единицу счетчика, счетный вход которого соединен с выходом

восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, цервьй вход установки в единицу которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым пр мым входом седьмого элемента И, выход KOTopforo соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу

четвертого триггера, выходы третьего и шестого элементов И соединены соответственно с первым и вторым вхо дами элемента ИЛИ, выход которого соединен с третьим вькодом блока« второй вход установки в единицу второго триггера соединен с входом запуска блока, парный, п тый и шестой выходы блока соединены соответственно с выходом первого элемента И, с выходом второго элемента И и с выходом дес того элемента И.

Изобретение относитс  к области вычислительной техники и может быть применено дл  отладки микропрограммной ЭВМ. Известно устройство, содержащее сдвигающий регистр, сепаратор,счетчик байтов 1 . Недостаток устройства - невозмож ность его использовани  дл  загрузки микропрограмм в процессор, так как информаци , считанна  с пультов го накопител , может использоватьс  только дл  диагностических и сервис ных функций. Известно также устройство, содержащее регистр данных накопител , регистр данных, счетчик символов и сепаратор С2 1. Недостатком этого устройства flBJtflfotcH избыточные затраты оборудо вани , св занные с реализацией возможности модификаций адреса дорожки на произвольную величину, а с наличием сложного оборудовани  дл определени  конца массива данных н окончани  процесса загрузки.Кроме того,избыточные затраты оборудовани  требуютс  дл  идентификации счи ваемой с носител  информации и дл  реализации довольно сложного алгоритма св зи этого устройства с процессором Наиболее близким к предложенному  вл етс  устройство управлени  загрузкой микропрограмму содержащее блок вьтелени  временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации регистр сдвига, регистр данных, бло вьделени  и идентификации символа, счетчик символов, счетчик адреса Дорожки и блок управлени  движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнени , первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управлени  движением головки и к первому входу второго элемента И блока управлени  движением головки,второй вход которого соединен с вторым входом первого элемента И блока управлени  движением головки и первым Управл ющим входом блока вьщелени  и идентификации символа, выходы первого и второго элементов И блока управлени  движением головки соединены соответственно с входом установки в единицу первого триггера блока управлени  движением головки и входом установки в единицу второго триггера блоки ущ авлен1ет движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управлени  движением головки и входом начала дорожки устройства, выходы, первого и второго.триггеров блока управлени  движением головки соединены соответственно с и вторым выходами управлени  внешним накопителем дорожек устройства, выход равенства схемы сравнени  соединен с первым управл ющим входом блока выделени  и идентификации символа, первый и второй информационные входы схемы сравнени  соединены соответственно с информационным выходом регистра сдвига и информационным выходом счетчика адреса дорожки, ин формационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнени  счетчика символов и входом сброса блока ньделени  и идентификации символа, счетный вход счетчика символов соединен с выходо вьделени  символа блока ввделени  и идентификации символа, второй управл нлций выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разр да кото рого соединен с информа1щоннь м вход блока вьделенил и идентификации сим вола, третий управл юп1ий выход кото рого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьделени  временных битов и битов данных, информационный вход которого соединен с выходом первого триггера блока вьделени  временных бит и битов данных, вход установки в ноль которого соединен с первьм выходом блока синхронизации и входом сдвига регистра сдвига, инфо мационный вход которого соединен с выходом второго триггера блока вьще лени  временных битов и битов данных , вход синхронизации которого соединен с первым входом синхронизации блока вьщелени  и идентификации символа и вторым выходом блока синхронизации, третий выход которого соединен с вторым входом синхронизации блока вьщелени  и идентификации СИМВОЛА и первым входом установки в единицу первого триггера блока вьделени  временных битов и битов данных, второй вход установки в единицу которого соединен с ин формационным входом устройства и входом запуска блока синхронизации , четвертый и п тый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока вьдепени  и идентифик ции символа СзЗ. Недостаток этого устройства - не возможность оперативного изменени  информации в пам ти микропрограмм, что значительно замедл ет процесс наладки ЭВМ, так как исправленную микропрограмму необходимо записать на внешний носитель (пультовой диск) и лишь затем ее можно ввести в пам ть микропрограмм ЭВМ. Цель Изобретени  - повьшение быстродействи  устройства путем возможности оперативного изменени  микрокоманд в пам ти микропрограмм ЭВМ, что значительно ускорит процесс наладки ЭВМ, так как отпадает необходимость записи исправленной микропрограммы на внешншЧ носитель (пультовый диск). Поставленна  цель достигаетс  тем, что в устройство управлени  загрузкой микропрограмм, содержащее блок вьделени  временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных,блок вьделени  и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управлени  движением головки, содержащий первьй и второй элементы И, первый и второй триггеры и схему сравнени , первый и второй вькоды неравенства которой соответственно подключены к первому входу первого элемента И блока управлени  движением головки и первому входу второго элемента И блока управлени  движением головки второй вход которого соединен с вторым входом первого элемента И блока управлени  движением головки и первым управл ющим входом блока, вьщелени  и идентификации символа, выходы первого и второго элементов И блока управлени  движением головки соединены соответственно с входом установки в единицу первого триггера блока управлени  движением головки и входом установки в единицу второго триггера блока управлени  движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управлени  движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управлени  движением головКи соединены соответственно с первым и вторым выходами зтфавлени  внешним накопителем дорожек устройства,выход равенства схемы сравнени  соедийен с первым управл ющим входом блока вьделени  и идентификации символа.

5

первый и второй информационные входы схемы сравнени  соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнени  счетчика символов и входом сброса, блока вьделени  и идентификации символа, счетный вход счетчика символов соединен с выходом вьщелени  символа блока вьделени  и идентификации символа, второй управл ющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разр да которого соединен с информационньм вхо дом блока вьщелени  и идентификации символа, третий управл ющий выход которого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьщелени  временных битов и битов данных, информационньй вход которого соединен с выходом первого триггера блока вьщелени  временных битов и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока вьщелени  временных битов и битов данных, вход синхронизации которого соединен с первым входом синхронизации блока вьщелени  и идентификации символа и вторым выходом блока синхронизации, третий выход которого соединен с BTopbiM входом синхронизации блока вьщелени  и идентификации символа и с первым входом установки .в единицу первого триггера блока вьщелени  временных битов и битов данных,второй вход установки в единицу которого соединен с информационным входом устройства и вхсздом запуска блока синхронизации , четвертый и п тый выходы которого соединены соответственно с третьим и четвертью входами синхронизации блока вьщелени  и идентификации символа, введены коммутатор данных, блок пам ти, счетчик аг-реса пам ти, регистр данных пам ти, блок управлени  пам тью, содержащий

19019 , 6

шесть триггеров, дев ть элементов И, п ть элементов КПИ, элемент НЕ,счетчик и генератор импульсов и блок св зи с процессором, содержащий четыре 5 триггера, четыре элемента И и коммутатор , выход которого соединен с входом установки в единицу первого триггера блока св зи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока св зи с процессором и с выходом управлени  началом загрузки процессора устройства, второй вход первого элемента И блока св зи с процессором соединен с нулевьм выходом второго триггера блока св зи с процессором, информационный вход которого соединен с выходом первого элемента И блока св зи с процессором, входы синхронизации второго и третьего триггеров блока св зи с процессором соединены с.вторыми входами второго и третьего эле|Ментов И блока св зи с процессором и входом синхронизации устройства,третий вход второго элемента И рлока св зи с процессорном соединен с единичным выходом третьего триггера блока св зи с процессором, нулевой выход и информациониьй вход которого соединены с третьим входом третьего элемента И блока св зи с процессором , выход которого соединен с первым входом первого элемента ИЛИ блока управлени  пам тью, выход второго элемента И блока св зи с процессором соединен с выходом управлени  передачей данных устройства,, единичный выход второго триггера блока св зи с процессором соединен с первым входом второго элемента И.ПИ блока управлени  пам тью, первьй и второй информационные входы коммутатора блока св зи с процессором соединены соответственно с входом начальной . установки ручного режима работы устройства и с выходом четвертого элемента И блока св зи с- процессором, первый и второй входы которого соединены соответственно с выходом переполнени  счетчика символа и с выходом четвертого триггера блока св зи с процессором, информационный вход и вход синхронизации которого соединены соответственно с информационным выходом регистра сдвига и с четвертым управл ющим выходом блока ныщелени  и идентифика1р1и символа, управл ю щий вход ком:-гут с ор а блока сп зи с процессором соединен с входом признака ручного режима устройства, с управл ющим входом коммутатора данных и с первьми входами первого, втброго и третьего элементов И блока управлени  пам тью, вход установки в ноль четвертого триггера блока св зи с процессором соединен с выходом переполнени  счетчика адреса пам ти, вход записи регистра данных пам ти соединен с выходом четвертого элемента И блока управлени  пам тью, первый пр мой вход которого соединен с выходом третьего элемента ИЛИ бло ка управлени  пам тью, с информацион ньм входом первого триггера блока управлени  пам тью и вторым входом второго элемента ИЛИ блока управлени  пам тью, выход которого соединен с инверсрым входом четвертого элемента ИЛИ блока управлени  пам ть и входом синхронизации второго триггера блока управлени  пам тью, выход которого соединен с входом установки в ноль третьего триггера блока управлени  пам тью и с пр мым входом четвертого элемента ИЛИ блока з правлени  пам тью, выход которого соединен с первым входом п того элемента И блока управлени  пам тью, второй вход которого соединен с нулевым выходом третьего триггера блока управлени  пам тью, информационный вхо которого соединен с выходом генерато ра импульсов блока управлени  пам тью , с информационными входами четвертого, п того и шестого триггеров блока управлени  пам тью и через элемент НЕ блока управлени  пам тью с информационным входом второго , триггера блока управлени  пам тью , вход установки в единицу которого соединен с выходом шестого элемента И блока управлени  пам тью и входами установки в ноль четвертого и п того триггеров блока, управлени  пам тью, выход п того элемента И блока управлени  пам тью соединен с входом установки в ноль счетчика блока управлени  пам тью, счетньй вход которого соединен с шестым выходом блока синхронизации, вторым пр мым входом четвертого элемента И блока управлени , пам тью и с пе выми пр мыми входами шестого, седьмого и восьмого элементов И и блока управлени  пам тью,первьй информационный выход счетчика блока управлени  пам тью соединен с первыми инверсными входами четвертого и восьмого элементов И блока .управлени  паг/атъюп вторыми пр мыми входами шестого и седьмого элементов И блока управлени  пам тью, второй информационный выход счетчика блока управлени  пам тью соединен с третьим пр мым входом четвертого элемента И блока управлени  пам тью, с вторыми инверсными входами седьмого и восьмого элементов И блока управлени  пам тью и с инверсным входом шестого элемен- . та И блока управлени  пам тью, третий информационный выход счетчика блока управлени  пам тью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управлени  пам тью, с вторым пр мым входом восьмого элемента И блока управлени  пам тью и с третьим пр мым входом шестого элемента И блока управлени  пам тью, выход седьмого элемента И блока управлени  пам тью соединен с входами синхронизации первого, третьего и шестого триггеров блока управлени  пам тью, выход восьмого элемента И блока управлени  пам тью соединен с входами установки в ноль первого и шестого триггеров блока управлени  пам тью и с первым входом дев того элемента И блока управлени  пам тью, второй вход которого соединен с п тым управл юш;им выходом блока вьщелени  и идентификации символа и с первым входом третьего элемента ИЛИ блока управлени  пам тью, второй вход которого соединен с выходом п того триггера блока управлени  пам тью,вход синхронизации которого соединен с выходом второго элемента И блока управлени  пам тью, второй вход ко- . торого соединен с входом управлени  записью символа устройства и первым входом п того элемента ИЛИ блока управлени  пам тью, второй вход которого соединен с входом управлени  считыванием символа устройства и с вторым входом третьего элемента И блока управлени  пам тью, выход которого соединен с входом синхронизации четвертого триггера блока управлени  пам тью, выход которого соединен с третьим входом второго элемента ИЛИ блока управлени  пам тью,выход дев того элемента И блока управлени  пам тью соединен с вторым входом первого элемента ИЛИ блока управлени  пам тью, выход которого срёдинён со счетным входом счетчика адреса пам ти, выходы первого и шес того триггеров блока управлени  пам тью соединены соответственно с вх дом записи блока пам ти и входом чтени  блока пам ти, выход п того элемента ИЛИ блока управлени  пам тью соединен с вторьп входом первого элемента И блока управлени  па м тью, выход которого соединен с входом разрешени  записи счетчика адреса пам ти, информационный выход которого соединен с адресным входом блока пам ти,информационный вход которого соединен с выходом коммутатора данных первьй и второй информационные входы которого соединены соответственно с входом данных устройства и с выходом регистра данных, информационный вход счетчик адреса пам ти соединен с входом адреса данных устройства, выход пам т через регистр данных соединен с информационным выходом устройства,при чем блок вьделени  и идентификации символа содержит три триггера, семь элементов И и элемент ИЛИ-НЕ,первый вход которого соединен с первьми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой выход которого соединен с первым входом четвертого элемента И, выход которо го соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом п того элемента И, с вторым входом элемента ИЛИ-НЕ и с первым входом установки в единицу первого триггер второй вход установки в единицу которого соединен с третьим входом си хронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и п того элементов И, с вьпсодом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго .триггера соединен с третьими входам второго и п того элементов И и вторым входом синхронизации блока, нул вой выход второго Триггера соединен с вторым входом третьего элемента И третий вход которого соединен с третьим управл ющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соеди нены соответственно с выходом элемента ИПИ-НЕ и с первым управл ющим выходом блока, третий вход первого ,элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего тригге.ра, информационный вход которого- соединен с информационные входом блока, i вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно с первым управл ющим входом блока и входом сброса блока, второй, четвертый и п тые управл ющие выходы блока соединены соответственно с выходом второго элемента И, с выходом п того элемента И и выходом третьего элемента И, выход первого элемента И соединен с выходом вьиелени  символов блока. Кроме того, блок синхронизации содержит дес ть элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ и счетчик, первый информационньп выход которого соединен с первьм инверсным входом первого элемента И, с первыми пр мыми входами второго, третьего и четвертого элементов И и с инверсным входом п того элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента Иj с первым инверсным входом второго элемента И, с вторыми пр мыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым пр мым входом п того элемента И, выход которого соединен с четвертым выходом блока, третий информационный выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с пр мым входом шестого элемента И, с вторьм пр мым входом п того элемента И и с третьим пр мым входом четвертого элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с пр мым входом первого элемента И, с вторым пр мым входом второго элемента И и с третьим пр мым входом п того элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, дев того и дес того элементов И,вто11 1

рой вход дес того элемента И соединен с выходом первого триггера,входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый пр мой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом восьмого элемента И и с,вторым входом дев того элемента И, выход которого соединен с входом установки в единицу счетчика , счетный вход которого соединен с выходом восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, первьй вход установки в едицину которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым пр мым входом седьмого элемента И, выход которого соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу четвертого триггера, выходы третьего и шестого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим выходом блока, второй вход установки, в единицу второго триггера соединен с входом запуска блока, первьй, п тый и шестой выходы блока соединены Соответственно с выходом первого элемента И , с выходом второго элемента И и свыходом дес того элементам.

На фиг. 1 иэображена схема устроства управлени  загрузкой микропрограмм; на фиг. 2 - схема блока синхронизации; на фиг. 3 - схема блка управлени  пам тью; на фиг. 4 - схема блока вьделени  и идентификации символа; на фиг. 5 - схема блок св зи с процессором; на фиг. 6 схема блока управлени  движением головки; на фиг. 7 - схема блока вьщелени  временных битов и битов данных, на фиг. 8 - временна  диаграмма работы блока синхронизации; н фиг. 9 - временна  диаграмма работы блока управлени  пам тью в режиме записи; на фиг. 10 - временна  диаграмма работы блока управлени  пам тью в режиме чтени .

901912

Устройство управлени  загрузкой микропрограмм (фиг.1) содержит блок 1 вьделени  временных битов и битов данных, блок 2 синхронизации, 5 регистр 3 сдвига, регистр 4 данных, блок 5 вьделени  и идентификации символа , счетчик 6 символов, счетчик 7 адреса дорожки, блок 8 управлени  движением головки, коммутатор 9, 0 блок пам ти 10, счетчик 11 адреса пам ти, -регистр 12 данных пам ти, блок 13 управлени  пам тью, блок 14 св зи с процессором, информационный вход 15, вход 16 начала дорожки, 5 вход 17 начального адреса дорожки, вход 18 признака ручного режима, вход 19 синхронизации, вход 20 данных , адресный вход 21, вход 22 управлени  записью символа,вход 23

0 управлени  считыванием символа, вход 24 начальной установки ручного режима работы, первый 25 и второй 26 выходы управлени  внешним накопителем дорожек, выход 27 уп5 равлени  передачей данных, выход 28 управлени  начальной загрузкой процессора, информационный выход 29. Клок синхронизации (фиг.2) предназначен дл  вьфаботки синхронизи0 РУОЩНзс сигналов, управл ющих работой устройства и содержит счетчик 30, второй 31, третий 32, четвертый 33 и первый 34 триггеры, седьмой 35, восьмой 36, дев тьй 37, первый 38, второй 39, третий 40, шестой 41,п тый 42, четвертый 43 к дес тьй 44 элементы И, элемент ИЛИ 45, первьй 46 и второй 47 генераторы импульсов , первый 48, третий 49, второй 50, п тый 51, четвертьй 52 и шестой 53 выходы.

Блок 13 управлени  пам тью (фиг.З) предназначен дл  выработки управл ющих сигналов, необходимых дл  работы пам ти и счетчика адреса пам ти, и содержит первый 54, шестой 55, п тый 56, четвертьй 57, второй 58, третий 59 триггеры,дев тьй 60, п тьй 61, первьй 62, второй 63, третий 64, четвертьй 65, восьмой. 66, седьмой 67, шестой 68 элементы И, первьй 69, третий 70, второй 71, четвертый 72, п тьй 73 элементы ИЛИ, элемент НЕ 74, генератор 75 импульсов, счетчик 76,

входы 77-79, выходы 80-84.

Блок 5 вьщелени  и идентификации символа (фиг.4) предназначен дл  отделени  одного символа от лругого и определени  типа символа - управл ющий или данные. Он содержит второй 85, первый 86, третий 87 триггеры , первый 88, второй 89, п тый 90, шестой 91, третий 92, седьмой 9 четвертый 94 элементы И, элемент ИЛ 95, входы 96-98 блока, выходы 99-10 Блок 14 св зи с процессором (фиг.5) предназначен дл  определени  окончани  передачи информации из пультового накопител  в пам ть устройства управлени  загрузкой микропрограмм и дл  выработки управ л ющих сигналов интерфейса между процессором и устройством управлени  загрузкой. Блок 14 св зи с процессором содержит четвертый 104, первьй 105, третий ТОб и второй 107 триггеры, четвертый 108, первый 109 второй ttO, третий 111 элементы И и коммзтатор 112, входы 113-115. Блок 8 управлени  движением головки (фиг.6) предназначен дл  срав нени  текущего адреса дорожки с заданным и дл  вьдачи в пультовой накопитель по результатам сравнени  команд Шаг назад или Шаг вперед Он содержит первый 116 и второй 117 элементы И, первый 118, второй 119 триггеры, схему сравнени  120, входы 121, 122. Бпок 1 вьделени  временных битов данных (фиг.7) предназначен дл  отделени  временных битов от битов да ных и содержит первьй 123 и второй 124 триггеры, выход 125. Регистр 3 сдвига предназначен дл  приема информации с пультового накопител  и преобразовани  ее из последовательного кода в параллельны Регистр 4 данных предназначен дл  записи в пам ть данных, считанных с пультового накопител . Счетчик 6 символов предназначен дл  подсчёта количества символов, считанных с одной дорожки пультовог накопител . Счетчик 7 адреса дорожки предназначен дл  указани  адреса дорожки , с которой необходимо считывать информацию в данный момент времени Коммутатор 9 состоит из элементов И-ИЛИ и предназначен дл  выбора источника записываемой в пам ть информации: вход 20 устройства или регистр 4 данных. Блок пам ти 10 предназначен дл  хранени  и оперативного изменени:  информации, считанной с пультового накопител . Счетчик 11 адреса пам ти предназначен дл  задани  адреса, по которому производитс  обращение к пам ти. Регистр 12 данных пам ти предназначен дл  приема данных, считанных из блока пам ти и передачи их в загружаемый процессор. Устройство управлени  загрузкой микропрограмм (фиг.1) работает в двух режимах: автоматическом и ручном . В автоматическом режиме устройство управлени  загрузкой микро- программ осуществл ет считывание массива микропрограмм, записанного на носителе (гибком магнитном диске или магнитной ленте) и передачу его в загружаемый процессор. В ручном режиме устройство управлени  загрузкой микропрограмм позвол ет измен ть массив микропрограмм в загружаемом процессоре путем записи с пульта управлени  одной или нескольких микрокоманд в пам ть устройства управлени  загрузкой микропрограмм и последующей передачи содержимого пам ти в загружаемый процессор. В автоматическом режиме устройство работает следующим образом. Символы данных, записанные на носителе , имеют следующий формат. Перед ка дым символом, содержащим п битов , стоит стартовый бит, который всегда равен 1. Символы располагаютс  на дорожке носител  друг за другом , без промежутков. Всего на дорожке имеетс  2 +1 символов. В начале и в конце дорожки записаны нули, поэтому первый единичный бит, рас- положенньй в начале дорожки,  вд ;1етс  стартовым. Следующие за ним п битов  вл ютс  информационными,после них записан стартовьй бит и п информационных битов и т.д. I В начале считывани  каждой дорожки на второй вход 16 устройства поступает из пультового накопител  управл ющий импульс, устанавливающий блок 8 управлени  движением головки в исходное состо ние. По информационному входу 15 устройства в блок 1 наделени  временных битов и битов данных и в блок 2 синхронизации поступают временные импульсы, которые запускают блок 2 синхронизации . Блок 2 синхронизации вырабатывает синхросигналы, которые поступают в блок 1 вьщелени  временных битов и битов данных в регистр 3 сдвига, в блок 5 вьщелени  и иденти фикации си волов и в блок 13 управ ени  пам тью. По этому же входу 15 в промежутке между временными им пульсами поступают импульсы данных Наличие импульса после временного бита говорит о том, что соответству щий бит данных равен единице, отсут ствие импульса говорит о том, что соответствую11р1й бит данйьпс равен ну лю. Блок 1 вьщелени  временных бито и битов данных отдел ет импульсы данных от временных. Биты данных поступают с выхода блока 1 вьщелени временных битов и битов данных на и формационный вход регистра 3 сдвига На вход сдвига регистра 3 сдвига подаетс  с первого выхода 48 блока синхронизаци  синхросигнала СИ1, по проховдении которого происходит сдвиг информации на одну позицию. Регистр 3 сдвига состоит из и +1 ра р дов. В п разр дов вдвигаютс  биты данных, в ()-й разр д вдвигаетс  стартовый бит. Наличие единицы в (п+1)-м разр де означает то, что в регистре 3 сдвига имеетс  полный символ. Первьй символ  вл етс  управл кщим и содержит адрес дорожки и признак последней дорожки массива. Следующие 2 символов  вл ютс  дан ными. Блок 5 вьщелени  и идентификации символа определ ет момент, когда в регистре 3 сдвига имеетс  полный символ, а также тип символа - уп , равл ющий или данные. В зависимости от типа символа блок 5 вьщелени  и идентификации символа разрешает занесение символа в регистр 4 данных или со своего выхода 99. вьщает IB блок 14 св зи с процессором сигнал устанавливающий триггер 104 последней дорожки блока 14 св зи с процессором, если в управл ющем сим воле имеетс  соответствующий призна После вьщелени  символа блок 5 вьгделени  и идентификации символа с своего ,вькада 103 вьщает в блок 1 вьщелени  временных битов и битов данных и в регистр 3 сдвига сигнал сброса, который служит дл  отделени  одного символа от другого.Кром того, вьщелив управл ющий символ. блок 5 вьщелени  и идентификации символа со своего выхода 102 вьщает в блок 8 управлени  движением головки разрешающий сигнал на сравнение адреса дорожки из счетчика 7 адреса дорожки с адресом дорожки из регистра 3 Сдвига. В зависимости от результата сравнени  блок 8 управлени  движением головки вьщает один из сигналов Шаг назад, Шаг вперед , которые поступают соответственно с первого 25 или второго 26 выхо .дов устройства в пультовой накопитель , или вь1рабатывает сигнал сравнени , который с выхода 96 блока 8 управлени  движением головки поступает на первьй управл ющий вход блока 5 вьщелени  и идентификации символа. Вьщелив символ данных, блок 5 вьщелени  и идентификации символа со своего выхода вьщелени  символов 101 вьщает сигнал в .счетчик 6 символов на увеличение содержимого счетчика 6 символов на единицу, а со своего второго управл ющего выхода 100 вьщает сигнал в регистр 4 данных, разрешающий занесение данных из регистра 3 сдвига в регистр 4 данных. Данные с выхода регистра 4 данных поступают на информационный вход, коммутатора 9. Со своего п того управл ющего выхода 77 блок 5 вьщелени  и идентификации -символа вьщает в блок 13 управлени  пам тью строб записи, разрешающий запись содержимого регистра 4 данных в блок пам ти 10. Получив строб записи, блок 13 управлени  пам тью со своего входа 81 вьщает в блок пам ти 10 сигнал Запись а со своего выхода 82 сигнал выборки, по которому данные с выхода коммутатора 9 записываютс  в блок пам ти 10 по адресу,, подаваемому с информационного выхода счетчика 11 адреса пам ти на адресный вход блока пам ти tO, в конце записи символа блок 13 управлени  пам тью выдает со своего выхода 80 сигнал в счетчик 11 ёдреса пам ти на увеличение содержимого последнего на единицу; Таким образом в блок пам ти 10 устройства агрузки микропрограмм записываетс  один символ данных. Счетчик 6 символов считает прин тые символы данных. Он содержит m разр дов. В начальном состо нии соДержимое счетчика 6 символов равно нулю. После приема 2 символов дан17 ных счетчик 6 символов снова сбрасыв етс  в нулевое состо ние и вырабатывает сигнал переноса, который поступает на счетный вход счетчика 7 адреса дорожки дл  увеличени  адреса дорожки на единицу и на вход сброса блока 5 вьиелени  и идентификации символа дл  сброса его в исходное состо ние. : Счетчик 7 адреса дорожки служит дл  указани  адреса дорожки, с которой необходимо считывать информацию в данный момент времени. В нача ле загрузки микропрограмм с входа 1 устройства в счетчик 7 адреса дорож ки заноситс  начальньп адрес дорожки начина  с которого располагаетс  загружаемый массив микропрограмм. В дальнейшем содер  имое счетчика 7 ад реса дорожки увеличиваетс  на едини цу сигналом переноса счетчика 6 символов, поступающим на счетный вход счетчика 7 адреса дорожки. ЕСЛИ установлен триггер 104 последней дорожки блока 14 св зи с процессором, то по сигналу переноса с выхода счетчика 6 символов блок 14 св зи с процессором через выход 23 устройства передает в загружаемый процессор сигнал разрежени  загрузки, сообщающий процессо ру о начале загрузки массива данных Дл  синхронной передачи данных в процессор последний через вход 19 устройства передает в блок 14 св зи с процессором синхроимпульсы. Принима  синхроимпульсы от процессора, блок 14 св зи с процессором со свое го входа 78 вьщает в блок 13 управлени  пам тью сигнал запуска,по которому блок 13 управлени  пам тью вьрабатьшает последовательность управл ющих сигналов, необходимых дл  выполнени  операции считывани  данных из блока пам ти 10, Прин в сигнал запуска, блок 13 управлени  па ,м тью со своего выхода 82 вьщает сигнал выборки в блок пам ти 10, а счетчик 11 адреса пам ти, начальное состо ние которого равно нулю,со своего информационного выхода подае в блок пам ти 10 адрес считываемого символа данных. Считанньй символ да ных с выхода блока пам ти 10 запоми наетс  в регистр 12 данных пам ти п синхросигналу, поступающему на синхровход регистра 12, с входа 83 блока 13 управлени  пам тью.Данные с выхода регистра 12 данных пам ти 1918 через выход 29 устройства поступают в загрузочньпЧ процессор. Одновременно блок 14 св зи с процессором через выход 27 устройства передает в процессор импульс передачи, по которому осуществл етс  прием символа данных , а со своего входа 79 передает в блок 13 управле:ни  пам тью сигнал, по которому блок 13 управлени  пам тью со своего выхода 80 ньщает в счетчик 11 адреса пам ти сигнал на увеличение содержимого последнего на единицу. После того, как все содержимое блока пам ти 10 передано в загружаемый процессор, счетчик 11 адреса пам ти переходит в нулевое состо ние и формирует сигнал переноса , который поступает с выхода переноса счетчика 11 адреса пам ти в блок 14 св зи с процессором и сбрасывает последний в исходное состо ние. При этом на выходе 28 устройства снимаетс  сигнал разрещени  загрузки , что служит загружаемому процессору признаком окончани  загрузки. В случае необходимости оперативного изменени  микропрограмм в пам ти загружаемого процессора используетс  ручной режим работы устройства . Сначала исправл ема  микрокоманда или несколько микрокоманд ввод тс  в блок пам ти 10 устройства , затем содержимое пам ти передаетс  в процессор. Ручной режим работы задаетс  подачей на вход 18 устройства потенциала 1, поступающего на управл ющий вход коммутатора 9 и на управл ющие входы блока 13 управлени  пам тью и блока 14 св зи с процеСт сором. При выполнении операций записи или чтени  на вход 20 устройства подаетс  код микрокоманды,который поступает на первьп информационный вход коммутатора 9. При записи на входе 22 устройства устанавливаетс  потенциал 1, при наличии которого блок 13 управлени  пам тью со своего входа 84 вьщает в счетчик 11 адреса.пам ти сигнал занесени  адреса микрокоманды, по которому адрес данной микрокоманды, поступающий на вход 21 устройства, заноситс  в счетчик 11 адреса пам ти. С информационного выхода счетчика 11 адреса пам ти адрес микрокоманды подаетс  на адресный вход блока пам ти 10. Затем со своего выхода 81 блок 13 управлени  пам тью вьщает в

19

блок пам ти 10 сигнал, разрешающий запись, а со своего выхода 82 ввдае в блок пам ти tO сигнал выборки, по которому микрокоманда с выхода коммутатора 9 записываетс  в блок пам ти 10.

При вьтолнении операции чтени  на выходе 23 устройства устанавливаетс  потенциал 1, при наличии которого блок 13 управлени  пам тью со своего выхода 84 вьщает в счетчик 11 адреса пам ти сигнал занесени  адреса микрокоманд, по которому адрес микрокоманды, поступающий на вход 21 устройства, заноситс  в счетчик 11 адреса пам ти. С информационного выхода счетчика 11 адрес пам ти адрес микрокоманды подаетс  на адресный йхОд блока пам ти 10. Затем со своего выхода 82 блок 13 управлени  пам тью вьщает в блок пам ти 10 сигнал выборки, и считанна  микрокоманда с выхода пам ти 10 заноситс  в регистр 12 данных пам т по управл ющему сигналу, поступающему с выхода 83 блока управлени  пам тью на вход записи регистра 12 данных пам ти.

Дл  передачи содержимого блока пам ти 10 в процессор на вход 24 устройства подаетс  единичный сигнал, по которому блок 14 св зи с процессором формирует сигнал разрещени  загрузки, поступающий с выхода 28 устройства в процессор. Принима  с входа 19 устройства синхроимпульсы процессора, блок 14 св зи с процессором организует передачу данных из блока пам ти 10 в загружамый процессор таким же образом, как и в автоматическом режиме.

Бпок 2 синхронизации (фиг.2) работает следующим образом (см.фиг.8, на которой показана временна  диаг1рамма работы блока 2 синхронизации ). В начальньй момент времени второй 31 и третий 32 триггеры сброшены, четвертьй триггер 33 установлен , а все разр ды счетчика 30 наход тс  в единичном состо нии.По временному импульсу, поступающему из пультового накопител  через вход 15 устройства на вход блока, и по установленному триггеру 33 устанавШ1ваетс  триггер 31. По установленному триггеру 31 устанавливаетс  триггер 32. По установленному триггеру 32 и сигналу с генератора 46 импульсов, который вьфабатьгоает

1901920

серию импульсов со скважинностью 1, элемент И 36 вьфабатьгоает сигнал, который сбрасывает триггер. 38 и разрешает увеличение содержимого 5 счетчика 30 на единицу. По сброшенному триггеру 33 сбрасываетс  триггер 31. Все врем , пока установлен триггер 32, по сигналам с генератора 46 импульсов счетчик 30 увеличивает свое содержимое на единицу. По отсутствию сигналов на всех выходах счетчика 30 и по наличию сигнала на выходе генератора 46 импульсов элемент И 38 вьд абатывает синхросигнал СИ1, которьй через первый выход 48 блока поступает в блок 1 и на вход регистра 3 сдвига. По отсутствию сигналов на втором и третьем выходах счетчика 30 и по наличию сигналов на первом выходе счетчика 30 и на выходе генератора 46 импульсов элемент И 39 вырабатывает синхросигнал СИ2, который через п тый выход 51 блока поступает в блок 5 вьщелени  иидентификации символа. По наличию сигналов на первом и втором выходах счетчика 30 и при отсутствии сигнала на третьем выходе счетчика 30 или при наличии сигнала на третьем выходе счетчика 30 и отсутствию сигнала на втором выходе счетчика 30 третий 40 и шестой 41 элементы И и элемент ИЛИ 45 вырабатьгоают синхросигнал СИЗ, который с третьего выхода 49 блока поступает в блок 1 и в блок 5 вьщелени  и идентификации символа. По наличшо сигналов на втором и третьем выходах счетчика 30 и выходе генератора 46 импульсов и по отсутствию сигнала на первом выходе счетчика 30 элемент И 42 вырабатьшает синхросигнал СИ4, который через четвертый выход 52 блока поступает в блок 5 вьрелени  и идентификации символа . По наличию сигналов ни первом, втором и третьем выходах счетчика 30 и отсутствию сигнала на выходе генератора 46 импульсов элемент И 43 вырабатьгоает сигнал установки триггера 33. Установленный триггер 3.3 вьиает через второй выход 50 блока синхронизирующий сигнал СИ5, .который поступает в блок 1 и блок 5 выделени  и идентификации символа.

5 По единичному состо нию триггера 33, нулевому состо нию триггера 31 и отсутствию сигнала с выхода генератора 46 импульсов элемент И 35 вы21 рабатьшает сигнал сброса триггера 32. По нулевоьгу состо нию триггера 32 и по сигналу с выхода генератора 46 импульсов элемент И 37 вьфабатывает сигнал, который устанавливает все разр ды счетчика 30 в единицу. Одновременно нулевое состо ние триггера 32 запрещает выработку сигнала счета элементом И 36. Дл  выработки синхросерии импуль сов, необходимой дл  работы блока 1 управлени  пам тью, используетс  делитель частоты, вклк- шющий в себ  генератор импульсов 47, триггер 34 и элемент И 44. Генератор 47 импуль сов вырабатывает импульсы, поступаю щие на входы триггера 34. Каждый раз по заднему фронту сигнала, пос тупающего с выхода генератора импульсов 46 на синхровход триггера 3 последний измен ет свое состо ние. При наличии сигналов на выходе триг гера 34 и на выходе генератора импульсов 46 элемент И 44 вьфабатывае серию импульсов СИП со скважностью 1/3, котора  через шестой выход 53 . блока поступает в блок 13 управлени  пам тью. Блок 13 управлени  пам тью (фиг.З) работает следующим образом (см.фиг. 9 и 10, на которых показан временна  диаграмма работы блока 13 управлени  пам тью). В исходном состо нии первый 54, шестой 55, п тый 56, четвертьй 57 и третий 59 триггеры сброшены, второй триггер 58 установлен, а все разр ды счетчи ка 76 наход тс  в нулевом состо нии Генератор 75 импульсов вырабатывает на своем выходе импульсы, которые поступают на информационные входы триггера 55, триггера 56, триггера 57, триггера 59 и на вход элемента НЕ 74. Запуск блока 1.3 управлени  пам тью осуществл етс  при наличии на одном из входов элемента ИЛИ 71 единичного сигнала, устанавливаемого в следующих случа х. 1. В автоматическом режиме при записи информации в блок пам ти 10 (см. фиг.9, на которой показана временна  диаграмма записи). В этом случае с п того управл ющего выхода блока 5 вьщелени  и идентификации символа на вход 77 блока 13 управлени  пам тью поступает сброс записи, который через элемент РШИ 7 поступает на вход элемента ИЛИ 71. 922 2.При считывании информации из блока пам ти (см. фиг. 10, на которой показана временна  диаграмма считывани ). В этом случае с выхода блока 14 св зи с процессором через вход 78 блока 13 управлени  пам тью на вход элемента ИЛИ 71 поступает сигнал запуска. 3.В ручном режиме (единичный сигнал на входе 18 блока) при по влении на входе 22 блока сигнала записи символа или-на входе 23 блока сигнала считывани  символа. При этом при записи по переднему фронту сигнала записи, поступающему с входа 22 блока через элемент И 63, устанавливаетс  триггер 56, единичный сигнал с выхода этого триггера через элемент ИЛИ 70 поступает на второй вход элемента ЦПИ 71. При чтении по переднему фронту сигнала чтени , поступающему с входа 23 блока через элемент 64, устанавливаетс  триггер 57, единичный сигнал с выхода которого поступает на третий вход элемента ИЛИ 71. При считывании или записи в ручном режиме элемент И 62 вырабатьшает сигнал занесени  адреса, который поступает на вход записи счетчика 11 адреса пам ти, разреша  занесение в него адреса, поступающего со входа 21 устройства. Поскольку на информационньй вход триггера 58 подаетс  с выхода элемента НЕ 74 нулевой сигнал, то по Еырабатьгоаемому единичному сигналу, поступающему с выхода элемента ИЛИ 71 на синхровход триггера 58, последкий сбрасываетс  в нулевое состо ние . По сброшенному триггеру 58 элемент ИЛИ 72 вырабатывает нулевой сигнал, поступающий на первьш вход элемента И 61, на выходе которого также устанавливаетс  нулевой сигнал , снимающий условие сброса счетчика 76. По прохождению каждого синхроимпульса, поступающего на вход 53 блока,счетчик 76 увеличивает свое содержимое на единицу. По отсутствию сигналов на втором и третьем выходах счетчика 76 и по наличию сигналов на первом выходе счетчика 76 и входе 53 блока элемент И 67 вырабатывает синхросигнал СИП1. В случае чтени  по синхросигналу СИП1 устанавливаетс  триггер 55,а в случае записи устанавливаютс  23 триггер 54 и триггер 55. При установленном триггере 54 вьфабатьгоаетс  сигнал записи, передаваемый с вы хода 81 блока в блок пам ти 1О устройства, а при установленном триггере 53 в блок пам ти 10 устройства передаетс  сигнал выборки с выхода 82 блока. По синхросигналу СИП1 устанавливаетс  также триггер 59, нулевой выход которого соединен с вторым входом элемента И 61 Поэтому пока триггер 59 находитс  в единичном состо нии, сброс счетчи ка 76 запрещаетс . При отсутствии сигналов на первом, третьем выходах счетчика 76 и на выходе элемента ИЛИ 70 и при наличии сигналов на втором выходе счетчика 76 и входе 53 блока элемент И 65 вьфабатывает синхросигнал СИП2, поступающий с выхода 83 блока в регистр 12 данных пам ти. При отсутствии сигналов на первом, втором выходах счетчика 76 и при наличии сигналов на третьем выходе счетчика 76 и входе 53 блока элемент И 66 вырабатывает синхросигнал СИПЗ, по которому сбрасывают с  триггер 54, если он был установлен , и триггер 55. При наличии н входе 77 блока строба записи синхро сигнал СИПЗ через элемент И 60 и элемент ИЛИ 69 поступает на выход 80 блока и далее на счетный вход счетчика 11 адреса пам ти дл  увеличени  его содержимого на единицу, В режиме чтени  наращивание содержимого счетчика 11 адреса пам ти происходит по сигналу, вь1рабатываемому элементом ИЛИ 69 из сигнала, поступающего на вход 79 блока. При наличии сигналов на входе 53 блока, первом и третьем выходах счетчика 76 и отсутствию сигнала на втором выходе счетчика 76 элемент И 68 вырабатывает синхросигнал СИП4,  вл кнцийс  условием сброса п того 56 и четвертого 57 триггеров и усло вием установки триггера 58. По установленному триггеру 58 на выходе элемента ИЛИ 72 устанавливаетс  единичный сигнал. Затем сбрасьгааетс  Timrrep 59, на нулевом выходе которого также устанавливаетс  единичный сигнал. При этом со своего выхода элемент И 61 вырабатывает единичный сигнал, поступающий на вход установки в ноль счетчика 76. Счетчик 76 сбрасываетс  в блок 13 19 управлени  пам тью, возвращаетс  в исходное состо ние. Блок 5 вьделени  и идентификации символа (фиг.4) работает следующим образом. По заднему фронту синхросигнала СИ1 происходит сдвиг информации в регистре 3 сдвига на одну позицию. Наличие единицы в (п+1)-м разр де говорит о том, что в регистре 3 имеетс  полный символ. Поэтому при наличии единицы в (п+1)-м разр де регистра 3, поступающей с выхода регистра 3 через вход 97 блока 5 выделени  и идентификации символа на информационньй вход триггера 85, по переднему фронту синхросигнала СМ2, поступающему на вход 51 блока, устанавливливаетс  триггер 85.Первьй символ  вл етс  управл ющим. В нем имеетс  адрес текущей дорожки. В случае совпадени  адреса текущей дорожки, с искомым блок 8 управлени  движением головки вырабатьтает разрешающий сигнал, который поступает на вход 96 блока 5 вьщелени  и идентификации символа. Так как в начальный момент времени триггер 87 находитс  в нулевом состо нии, то на выходе элемента И 88 имеетс  состо ние и по переднему фронту синхросигнала СИЗ, поступающему на выход 49 блока, устанавливаетс  триггер 86. По установленному второму 85 и первому 86 триггерам и по синхросигналу СИЗ элемент И 91 вырабатывает сигнал занесени  управл ющего символа, который с выхода 99 блока 5 вьделени  и идентификации символа поступает на вход 99 блока 14 св зи с процессором. По установленному триггеру 86 и по синхросигналу СИ4, поступающему на вход 52 блока, устанавливаетс  триггер 87. По установленному триггеру 85 и по синхросигналу СИ4 элемент И 92 вырабатьшает сигнал, поступающий через выход 103 блока в блок 1 и регистр 3 дл  их сброса.Если блок 8 управлени  движением головки не вырабатьшает разрешающего сигнала , поступающего на вход 96 блока 5 вьделени  и идентификации символа , первый 86 и третий 87 триггеры не устанавливаютс . По сброшенному третьему 87 и первому 86 триггерам элемент ИЛИ 95 вырабатьгеает разрешающий сигнал, по единичному сигналу по выходу элемента И 92, элемент И 25 94 вьфабатьшает управл ющий сигнал, который через выход 102 блока 5 выделени  и идентификации символа поступает на вход 102 разрешени  бл ка 8 управлени  движением головки. По синхросигналу СИЗ, поступающему вход 50 блока, триггер 85 сбрасываетс . Сброшенный триггер 85 запрещает выработку единичного сигнала элементом И 88. Поэтому по переднему фронту следующего синхросигнала СИЗ, поступающему на вход 49 блока, триггер 86 сбрасываетс . При наличии следующей единицы в (п +1)-м разр де регистра 3 по переднему фронту синхросигнала СИ2, поступающему на вход 51 блока, триггер 85 устанавливаетс  вновь. При этом имеющийс  в регистре 3 символ  вл етс  символом данных. Установленный триггер 87 своим нулевым выходом запрещает выработку единичного сигнала элементом И 88. Поэтому по синхросигналу СИЗ, поступающему на вход 49 блока, триггер 87 устанавли ваетс . По установленным второму 85 и третьему 87 триггерам и синхросигналу СИ2 элемент И 89 вырабатыва сигнал, которьй через выход 101 блока 5 вьщелени  и идентификации символа поступает на счетный вход счетчика 6 символов дл  увеличени  его содержимого на единицу. По уста новленному вторюму 85 и третьему 87 триггерам и синхросигналу СИЗ элемент И 90 вьфабатывает сигнал, который через выход 100 блока 5 вьщел ни  и идентификации символа поступа ет на вход записи регистра 4 данных разреша  занесение данных из регист ра 3 в регистр 4 данных. По установ ленному второму 85 и третьему 87, сброшенному первому 86.триггерам и синхросигналу СИ4 элемент И 93 выра батывает стробирующий сигнал, который через вход 77 блока поступает в блок 13 управлени  пам тью и опре дел ет начало записи символа данных в блок пам ти 10 устройства. Блок 14 св зи с процессором (фиг.5) работает следующим образом. В исходном состо нии четвертый 104, первьй 105 и второй 107 триггеры сброшены, а третий триггер 106 делит на две частоту синхроимпульсов , которые поступают из загружаемого процессора на его синхррвход через вход 19 блока. После того, как в регистре 3 сдвига сформирован 926 управл ющий символ, содержащий признак последней дорожки, на входе 114 блока, соединенном с информационным входом триггера 104, устанавливаетс  единичный сигнал. При наличии единичного сигнала на информационном входе триггера 104 по переднему фронту сигнала, поступающего из блока 5 вьщелени  и идентификации символа на вход 99 блока, триггер 104 устанавливаетс  в единичное состо ние . На вход 18 блока поступает признак ручного режима. В автоматическом режиме по сигналу переноса, поступающему с выхода счетчика 6 символов на вход 113 блока, при установленном триггере 104 через элемент И 108 и коммутатор 112 устанавливаетс  триггер 105. В ручном режиме триггер 105 устанавливаетс  по подаче единргчного сигнала на вход 24 блока. Единичный сигнал с выхода триггера 105 поступает через выход 28 блока в процессор, сообща  ему о начале загрузки массива данных. При установленном триггере 105 и нулевом состо нии триггера 107 на выходе элемента И 109, соединенного с информационным входом триггера 107, устанавливаетс  единичный сигнал, по переднему фронту синхроимпульса, поступающего из процессора на вход 19 блока, триггер 10.7 устанавливаетс  в единичное состо ние. С приходом из процессора следующего синхроимпульса триггер 107 сбрасываетс . Таким образом, при установленном триггере 105 по синхроимпульсам от процессора на выходе триггера 107 формируетс  сери  импульсов запуска, котора  через выход 78 блока поступает в блок 13 управлени  пам тью. По каждому импульсу запуска блок 13 управлени  пам тью формирует последовательность управл ющих сигналов дл  выполнени  считывани  из блока пам ти 10 одного символа данных.Одновременно с установкой сигнала запуска при установленном триггере 105 и триггере 106 по синхроимпульсу от процессора элемент И 110 через выход 27 блока передает в процессор импульс передачи, необходимьй дл  приема символа данных. По установленному триггеру 105, сброщенному триггеру 106 и при наличии синхроимпульса от процессора элемент И 111 через выход 79 блока передает в блок 13 управлени  пам тью сигнал, по которому блок

271

13 управлени  пам тью наращивает содержимое счетчика 11 адреса пам ти. Когда содержимое блока пам ти 10 передано в процессор, счетчик 11 адрес пам ти вырабатьтает сигнал переноса, поступающий на вход 115 блока. При этом триггер 105 сбрасьюаетс  и блок 1А св зи с процессором устанавливаетс  в исходное состо ние.

Блок 8 управлени ,движением головки (фиг.6) работает следующим образом . На вход 121 блока поступает ад ,рес дорожки из регистра 3. На вход 2i блока поступает адрес дорожки ;из счетчика 7 адреса дорожки.Схема сравнени  120 производит сравнение этих адресов и вьдает один из трех сигналов: Равно, Больше, Меньше. В случае равенства адресов единичный сигнал с выхода схемы сравнени  120 через выход 96 блока поступает на первьй управл ющий вход блока 5 выделени  и идентификации символа. На вход 102 блока 8 управлени  движением головки поступает из блока 5 вьдёлени  и идентификации символа стробируюпщй сигнал, который в случае несравнени  адресов через первый 116 или второй 117 элемент И разрешает установку соответственно первого 118 или второго 119 триггеров. Сигналы с выходов первого 118 и второго 119 триггеровсоответственно через выход блока, соединенный с ВЕлходом 25 устройства, и через выход блока, соединенный с выходом 26 устройства, поступают в пультовой накопитель. По этим сигналам пультовый накопитель перемещает головку соответственно на одну дорожку назад или на одну дорожку вперед. На вход 16 устройства с пультового накопител  поступает сигнал начала доролжи, по которому

901928

сбрасываетс  первьпЧ 118 или второй 119 триггер.

Блок 1 выделени  временных блоков к битов данных (фиг,7) работает

следующим образом. Из пультового накопител  через вход 15 устройства на вход блока 1 поступают импульсы данных. Наличие импульса данных в момент времени СТЗ говорит о том,

0 что соответствующий бит данных равен единице. Отсутствие импульса данных в момент времени СТЗ говорит о том, что соответствующий бит данных равен нулю; При наличии импульса данных .

5 и синхроимпульса СИЗ, который поступает из блока 2 синхронизации на вход 49, устанавливаетс  первьй триггер 123. По синхросигналу СИ5, поступающему на вход 50 блока 1 из

0 блока 2 синхронизации, состо ние первого триггера переписываетс  во второй триггер 124. Сигнал с выхода второго триггера 124 через выход 125 поступает на информационный

5 вход регистра 3. По следующему

синхросигналу СИ1 состо ние второго триггера 124 вдвигаетс  в регистр 3. Одновременно по синхросигналу СИ1, поступающему на вход 48, сбрасьшает0 с  первьй триггер 123. Когда в регистре 3 накопитс  полньй символ,, блок 5 вьщелени  и идентификации символа вьщает на вход 103 сигнал сброса, который сбрасьшает второй триггер 124.

Таким образом в данном устройстве реализована возможность оперативно измен ть (исправл ть) информацию в пам ти микропрограмм, что повышает

0 его быстродействие по сравнению с прототипом, в котором изменение информации в пам ти микрокоманд возможно лишь после изменени  ее на внешнем накопителе.

I

Pus.Z

78-81 81

PtL

9J

53

Т 57

78.

iJ2

т

75

us 3

Фе/гЛ

f21

т

/5 ff3

B

50 98

ГУ

фи,У

12В

Физ.7 JTJ

Фиг. в lJTjnJTJTJnJTJ

2LKicsoo - 22

о o 1 С. t to to o iS «o oc. oci « to

r

J С

на Ou

% ( g «О QO

Claims (2)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок выделения временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных,блок выделения и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым управляющим входом блока вщцеления и идентификации символа, выходы первого и второго элементов И блока управле- ’ния движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства, выход равенства схемы сравнения соединен с первым управляющим входом блока вщцеления и идентификации символа, первый и второй информационные входы схемы сравнения соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов и входом сброса блока выделения и идентификации символа, счетный вход счетчика символов соединен с выходом выделения символа блока выделения и идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока выделения и идентификации символа, третий управляющий выход которого соединен с входом, начальной установки регистра сдвига и входом установки в ноль второго триггера блока выделе

   61061 ii ^nD ns * ния временных битов и битов данных, информационный вход которого соединен с выходом первого триггера блока выделения временных битов и битов данных, вход установки в ноль которого соединен с ' первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока выцеления временных битов и битов данных, вход синхронизации которого соединен с первым входом синхронизации блока выделения идентификации символа и вторым выходом блока синхронизации, третий выход которого соединен с вторым входом синхронизации блока выделения и идентификации символа и с первым входом установки в единицу первого триггера блока выделения временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхронизации, четвертый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока выделения и идентификации символа, отличающееся тем, что, с целью увеличения быстродействия за счет обеспечения возможности оперативного изменения информации в памяти микропрограмм, оно дополнительно содержит коммутатор данных, блок памяти, счетчик адреса памяти,регистр данных памяти, блок управления памятью, содержащий шесть триггеров, девять элементов И, пять элементов ИЛИ, элемент НЕ, счетчик и генератор импульсов и блок связи с процессором, содержащий четыре триггера, четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока связи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока связи,с процессором и с выходом управления началом загрузки процессора устройства, второй вход первого элемента И блока связи с процессором соединен с нулевым выходом второго триггера блока связи с процессором, информационный вход которого соединён с выходом первого элемента И блока связи с процессором, входы синхронизации второго и третьего триггеров блока связи с процессором соединены с вторыми входами второго и третьего элементов И блока связи с процессором и входом синхронизации устройства, третий вход второго элемента И блока связи с процессором соединен с единичным выходом третьего триггера блока связи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока связи с процессором, выход которого соединен с первьм входом первого элемента ИЛИ блока управления памятью,выход второго элемента И 'блока связи с процессором соединен с выходом управления передачей данных устройства, единичный выход второго триггера, блока связи с процессором соединен с ^тервым входом второго элемента ИЛИ блока управления памятью, первый и второй информационные входы коммутатора блока связи с процессором соединены соответственно с входом начальной установки ручного режима работы устройства и с выходом четвертого элемента И блока связи с процессором, первый и второй входы которого соединены соответственно с выходом переполнения счетчика символов и с выходом четвертого триггера блока связи с процессором, информационный вход и вход синхронизации которого соединены соответт ственно с информационным выходом регистра сдвига и с четвертым управляющим выходом блока выделения и идентификации символа, управляющий вход коммутатора блока связи с процессором соединен с входом признака ручного режима устройства, с управляющим входом коммутатора данных и с первыми входами первого, второго и третьего элементов И блока управления памятью, вход установки в ноль четвертого триггера блока связи с прицессором соединен с выходом переполнения счетчика адреса, памяти, вход записи регистра данных памяти соединен с выходом четвертого элемента И блока управления памятью, первый прямой вход которого соединен с выходом третьего элемента ИЛИ блока управления памятью, с информационным входом первого триггера блока управления памятью и вторым входом второго элемента ИЛИ блока управления памятью, выход которого соединен с инверсным входом четвертого элемен та ИЛИ блока управления памятью и входом синхронизации второго триггера блока управления памятью, выход которого соединен с входом установки в ноль третьего триггера блока управления памятью и с прямым входом четвертого элемента ИЛИ блока управления памятью, выход которого соединен с первым входом пятого элемента И блока управления памятью, второй вход которого соединен с нулевым выходом третьего триггера блока управления памятью, информационный вход которого соединен с выходом генератора импульсов блока управления памятью, с информационными входами четвертого, пятого и шестого триггеров блока управления памятью и через элементы НЕ блока управления памятью с информационным входом второго триггера блока управления памятью, вход установки в единицу которого соединен с выходом шестого элемента И блока управления памятью и с входами установки в ноль четвертого и пятого триггеров блока управления памятью, выход пятого элемента И блока управления памятью соединен с входом установки в ноль счетчика блока управления памятью, счетный вход которого соединен с шестым выходом блока синхронизации, с вторым прямым входом четвертого элемента И блока управления памятью и с первыми прямыми входами шестого, седьмого и восьмого элементов И блока управления памятью, первый информационный выход счетчика блока управления памятью соединен с первыми инверсными входами четвертого и восьмого элементов И блока управления памятью и с вторыми прямыми входами шестого и седьмого элементов И блока управления памятью, второй информационный выход счетчика блока управления памятью соединен с третьим прямым входом четвертого элемента И блока управления памятью, с вторыми инверсными входами седьмого и восьмого элементов И блока управления памятью и с инверсным входом шестого элемента И блока управления памятью, третий информационный выход счетчика блока управления памятью соединен с вторыми инверсными входами четвёртого и седьмого элементов И блока управления памятью, с вторым прямым входом восьмого элемен та И блока управления памятью и третьим прямым входом шестого элемента И блока управления памятью, выход седьмого элемента И блока управления памятью соединен с входами синхронизации первого, третьего и шестого триггеров блока управления памятью, выход восьмого элемента И блока управления памятью соединен с входами установки в ноль первого и шестого триггеров блока управления памятью и с первым входом девятого элемента И блока управления памятью, второй вход которого соединен с пятым управляющим выходом блока выделения и идентификации символа и с первьм входом третьего элемента ИЛИ блока управления памятью, второй вход которого соединен с выходом пятого триггера блока управления памятью, вход синхронизации которого соединен с выходом второго элемента И блока управления памятью, второй вход которого соединен с входом управления записью символа устройства и первым входом пятого элемента ИЛИ блока управления памятью, второй вход которого соединен с входом управления считыванием символа устройства и с вторым входом третьего элемента И блока управления памятью, выход которого соединен с входом синхронизации четвертого триггера блока управления памятью, выход которого соединен с третьим входом второго, элемента ИЛИ блока управления памятью, выход девятого элемента И блока управления памятью соединен с вторым входом первого элемента ИЛИ блока управления памятью, выход которого соединен с счетным входом счетчика адреса памяти, выходы первого и шестого триггеров блока управления памятью соединены соответственно с входом записи блока памяти и входом чтения блока памяти, выход пятого элемента ИЛИ блока управления памятью соединен с вторым входом первого элемента И блока управления памятью, выход которого соединен с входом разрешения записи счетчика адреса памяти, информационный выход которого соединен с адресным входом блока.памяти, информационный вход которого соединен с выходом коммутатора данных, первый и второй информационные входы которого соединены соответственно с - входом данных устройства и с выходом ре11 гистра данных, информационный вход счетчика адреса памяти соединен с входом адреса данных устройства,выход памяти через регистр данных соединен с информационным выходом устройства, причём блок вьщеления и идентификации символа содержит три триггера, семь элементов И и элемейт ИЛИ-HE, первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом пятого элемента И, вторым входом элемента ИЛИ-HE и с первьн входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьим входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и пятого элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго триггера соединен с третьими входами второго и пятого элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И, третий вход которого соединен с третьим управляющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-HE и с первым управляющим выходом блока, третий вход первого элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера, информационный вход которого ёоединен с информационным входом блока, вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно ό первым управляющим входом блока и входом сброса блока,второй,четвертый и пятые управляющие выходы блока соединены соответственно с выходом второго элемента И,с выходом пятого элеίмента И и с выходом третьего элемен19019 та И, выход первого элемента И сбединен с выходом ваделения символов блока.
2. 2. Устройство по п.1, отличающееся тем, что блок синхронизации содержит десять элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ й счетчик, первый информационный выход которого соединен с первым инверсным входом первого элемента И, с первыми прямыми входами второго, третьего и четвертого элементов И и с инверсным входом пятого элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента И* с первым инверсным входом второго элемента И, с вторыми прямыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым прямым входом пятого элемента И, выход которого соединен с четвертым выходом блока, третий информационный выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с прямым входом шестого элемента И, с вторым прямым входом пятого элемента И и с третьим прямым входом четвертого элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с прямым входом первого элемента И, с вторым прямым входом второго элемента И и с третьим прямым входом пятого элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, девятого и десятого элементов И, второй вход десятого элемента И соединен с выходом первого триггера, входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый прямой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом восьмого элемента И и с вторым входом девятого элемента И, выход которого соединен с входом установки в единицу счетчика, счетный вход которого соединен с выходом

   11'19019 восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, первый вход установки в единицу которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым прямым входом седьмого элемента И, выход которого соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу четвертого триггера, выходы третьего и шестого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим выходом блока, второй вход установки в единицу второго триггера соединен с входом запуска блока, первый, пятый и шестой выходы блока соединены соответственно с выходом первого элемента И, с выходом второго элемента И и с выходом десятого элемента И.