JPS63167544A - 直列データバス用のデータバスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、命令を伝送するための所定数のデータビット
のシーケンスを供給する１個以上のデータビット源と、
伝送された命令を対応する制御信号に変換するための１
個以上の命令デコーダとを有する直列データバス用のデ
ータバスシステムに関するものである。

３個のバスラインを含む直列データバス用のデータバス
システムは、文献（Ｉ　ｎｔｅｒｍｅｔａｌｌ、　Ｄ　
ＩＧ　Ｉ　Ｔ２Ｏ００１特に８乃至１１頁および１７頁
）に記載されている。これらのバスラインは１個以上の
データビット源をデータ受信装置に結合するものである
。バスラインの１つは命令を伝送するためにデータビッ
トを移送し、第２のバスラインはデータ受信装置におけ
るデータビットをサンプルするためにクロック信号を移
送し、第３のバスラインはデータ受信装置に制御信号を
移送する。静止状−において３個のバスラインは、所定
の電圧レベルにある。予め定められた数の命令用データ
ビットはアドレスビットである。

［発明の解決すべき問題点］ 特に電子技術装置を設定する場合に、個別のプロセッサ
に対する多数の制御ラインの使用においてしばしばボト
ルネックの問題が生じる。さらに妨害の影響を受は易い
のがこのようなデータバスのクロックおよび制御ライン
なので、特別なシールドがそれらに対して実行されなく
てはならない′。

最後にプロセッサは、送信されたクロック制卸信号に適
応されるこのようなバスシステムにおいて使用されなく
てはならない。

本発明の目的は、特に電子技術装置において使用するた
めのデータバスシステムを提供することであり、このシ
ステムにおいて付加的にクロックおよび制御信号が送信
される必要は全くなく、またこのシステムはそのような
使用に特に適している。

［問題点解決のための手段コ 本発明によると、この目的はデータバスは所定の静止状
態レベルを伴う単一の信号バスラインを有し、各データ
ビットはデータビット源の一定数のクロックビットを割
当てられ、後縁が間隔を付けられているパルスの前縁と
共に始まり、データビットが第１の２進値を表す場合に
はパルスの前縁からのクロックビットの第１の数となり
、また第２の２進値を表す場合にはパルスの前縁からの
クロックビットのさらに大きい第２の数となり、終わり
がデータビットシーケンスの第１のデータビットのパル
スの前縁であるスタートビットは命令の各データビット
シーケンスに先行し、そのパルス反復周波数がデータビ
ットの下にあるクロックビットの周波数とほとんど等し
いカウントパルスシーケンスから、命令デコーダはデー
タビットの前記１つの２進値に対する後縁とデータビッ
トの前記別の２進値に対するパルスの後縁との半分の時
間距離に存在するクロックパルスでサンプリング信号を
生成するデータバスシステムによって達成される。

“本発明によるクロックビットのサイクルからのデータ
ビットの構造のため、単一バスラインを介してデータビ
ットを個別の受信モジュールの命令デコーダにどのよう
なりＯツクまたは制御情報を付加せずに送信することが
可能となる。受信モジュールはそれ自体のクロック信号
を発生し、その信号のパルス反復周波数は広い領域内で
のクロックビットサイクルのりＯツクビットの周波数と
は異なってもよい。これにより受信モジュール中で特別
に安定周波数パルス発生器を使用する必要がなくなる。

大抵の場合、例えば水平周波数により同期化されるパル
ス発生装置が存在する。このように受信モジュールにお
ける命令デコーダは送信されたデータビットの構造にの
み適合されればよく、送信されたバスシステムのクロッ
クおよび制御信号にはその必要がない。

さらに本発明の有益な特徴および側面を示す実施態様に
ついて説明する。スタートビットの侵にチェックビット
として１個以上のデータビットを有効に使用すると妨害
よる影響を軽減できる。データバスライン上でのパルス
の妨害は、命令デコーダをデコーダモジュールに設定す
る可能性がある。データビットをアドレスビットとして
使用することにより、モジュールの受信は送信された命
令を有効な方法で受信するために選択されることができ
る。

また特に有利な実施態様において本発明による受信モジ
ュールとしての命令デコーダの有効な開発形態が示され
ている。このような命令デコーダは一般にデータビット
源から独立し、受信モジュールの要請に十分対応できる
ものである。

［実施例］ 第１図のブロック図に示されたバスシステムは、データ
バスシステムのバスライン３にのみ結合されたそのデー
タ出力２を有するデータビット源１およびこ、のバスラ
インに結合された命令デコーダ４から成る。命令デコー
ダ４はバスライン３に結合され、リセット可能なエツジ
検知器６および２個のゲート回路７および８を含むスタ
ートビットデコーダ５を有する。さらに命令デコーダ４
は、クロックパルス源１１からのパルスによって増分さ
れ、そのリセット入力１３においてバスライン３に結合
された付加的パルスエツジ検知器１２により制御される
り０ツクパルスカウンタ１０を具備するサンプリング信
号発生装置ｉ！９を有する。さらに命令デコーダ４はサ
ンプリング信号セレクタ１４を備え、このセレクタはビ
ットカウンタ１５およびこのビットカウンタにより制御
されている電子スイッチ１６．１７によりこの実施例に
おいて形成される。命令デコーダはまたデータビットメ
モリアレイ１８を備え、それはアドレスデコーダ１９お
よび命令メモリ２０それぞれに結合されたそのデータ出
力２１．２２を有する。

命令を送信するために第１図に示されたデータバスシス
テムのデータビット源１は、そのデータ出力２において
第２図のタイミングダイアグラムのラインａ）における
命令Ｓ１として図示され、スタートビット２３および８
四のデータビット２４乃至３１から成るデータビットシ
ーケンスを供給する。

データビット源においてスタートビットおよび８個のデ
ータビットは、クロックビット３２から形成されている
。第３図のタイミングダイアグラムのラインａ）におい
て、このようなりロックビットシーケンスは並列ライン
のパターンを有するストライプ３３によって図示されて
いる。静止状態においてバスライン３は、静止状態レベ
ル３４にある。

スタートビット２３はパルス模様３５と共に始まり。

その長さはクロックビット３２の４個分である。各デー
タビットはパルス前縁３６と共に始まり、その長さはク
ロットビットの１６個分である。前縁３６と共に始まる
データビットのパルスの長さが、第３図のタイミングダ
イアグラムのラインａ）における第１のデータビットの
パルス３７のように、４クロツクビツトならば、データ
ビットは２進論理値“ゼロ”（ＬＯ）を有する。このパ
ルスの長さが、第３図のラインａ）に示された第２のデ
ータビット２５のパルス３７′　のようにりＯツクビッ
ト３２の１２個分ならば、このデータビットは２進論理
値“１”（Ｌｌ）を有する。

命令デコーダ４の動作が第２図のタイミングダイアグラ
ムにより説明される。バスライン３上で信号３４の後縁
３５を受信するとリセット可能なエツジ検知器６は、そ
の信号出力３８において第２図のラインｂ）に示された
リセットパルス３９を供給し、このリセットパルス３９
は第２図のラインｄ）に示されているようにその最初の
カウントｂＯにビットカウンタ１５を設定するためにビ
ットカウンタ１５のリセット入力４０に供給される。そ
れはリセットするまでその他のパルスエツジに反応しな
い。命令デコーダ４は第２図のラインＣ）にライン４１
によって示されるようにデコードモード４１に切替えら
れる。同様に静止状態においてサンプル信号発生装置９
のリセット可能なエツジ検知器１２は、第２図のライン
ｅ）に示されてたリセットおよび抑制信号４２を供給し
、この信号はサンプリング発生装置９のり０ツクパルス
カウンタ１０を最初のカウントに保つ。第１のパルス前
縁３６を受信するとエツジ検知器１２は、クロックパル
スカウンタ１０をそのリセット人力４３でリセット信号
によってリセットされるまで動作させるので、クロック
パルス源１１からのクロックパルスはクロックパルスカ
ウンタ１０をインクレメントすることができる。カウン
タが通過するカウントＺ１乃至ｚ９は、ラインパターン
ブロック４４としてタイミングダイアグラムのラインｆ
）に図示されている。ラインパターンブロック４４にお
いて、各々のバー４５はクロックパルスカウンタ１０の
１個のカウントに対応する。図示された実施例において
クロックパルスカウンタ１０は、カウントｚ７でビット
カウンタ１５をインクレメントするために第２図のタイ
ミングダイアグラムのクロックパルス４６（ラインｑ）
を供給し、カウントｚ８でバスライン３上のデータビッ
トの値をサンプリングするために第２図のサンプリング
パルス４７（ラインｈ）を供給し、またカウントｚ９で
２個のエツジ検知器６および１２のために第２図のリセ
ットパルス（ラインｅ）を供給する。

サンプリングパルス４７に対するクロックパルスカウン
タ１０のカウントは、データビット源１からのクロック
ビットの反復周波数に等しいクロックパルス源１１から
のクロックパルスの反復周波数で。

サンプリングパルス４７はデータビットの８番目のクロ
ックビットから９番目のクロックビットまでの転送４９
の領域において、このように第３図のタイミングダイア
グラムのラインｂ）に示されるようにデータビットの１
個のｆｌＩ　（ＬＯ）に対するパルス３７のＩ縁５０と
データビットの別の値に対するパルス３１′の後縁５１
との間の時間距離の半分に位置するように選択される。

クロックパルス源１のパルス反復周波数が、第３図のラ
インＣ）に示されるようにデータビットのクロックビッ
トシーケンス３３のパルス反復周波数より高い場合、サ
ンブリングパルス４７′の発生時間−は短いパルス３７
の後縁５０の方向にシフトされる。そうではなくてクロ
ックパルス源１１のパルス反復周波数が、データビット
のクロックビットシーケンス３３のパルス反復周波数よ
り低い場合、第３図のラインｄ）に示されるようにサン
プリングパルス４７″の発生時間は、データビットの長
いパルス３７′の後縁５１の方向にシフトされる。第３
図のラインｂ）、ｃ）およびｄ）の間における比較が示
すように、クロックパルス源１１のパルス反復周波数の
クロックビットシーケンス３３のパルス反復周波数から
の分離は非常に著しく、クロックビットシーケンスのパ
ルス反復周波数の約半分から約２倍の値に変動する可能
性がある。

図示された実施例においてビットカウンタ１５は、サン
プリング信号セレクタ１４を制御するため、サンプリン
グパルスはスイッチ１６によってサンプリング信号セレ
クタ１４の出力Ｉに送られ、サンプリング信号セレクタ
１４にはバスライン３により制御されているゲート回路
７の信号人力５２が結合されている。バスライン３がサ
ンプリング信号４７の発生時間に静止状態レベル３４に
あるならば、ゲート回路が動作されるためこのサンプリ
ング信号はリセット信号５３としてデカプリング回路５
４を介してエツジ検知器６のリセット人力５５へ通過し
、エツジ検知器６を！＆初の状態にリセットする。その
結果命令デコーダ４は第２図のタイミングダイアグラム
のその最初のモード５６（ラインＣ）にリセットされる
。サンプルされたエツジが、データビットシーケンス５
８の波形において第２図のラインａ）に示されるように
スタートビット２３には属さず妨害パルス５１に属する
場合、このようなことが図示された実施例において生じ
る。

第１の前縁３６がチェックビット２４．２５に駕する場
合、ゲート回路７はサンプリングの瞬間に抑制される。

これはチェックピットが低レベルのためである。このよ
うにゲート回路７はチェックビットデコーダとして動作
する。クロックパルスカウンタ１０によりカウントｚ９
で生成されたリセットパルスは、デカプリング回路５９
を介してエツジ検知ｎ１２のリセット人力４３へ通過し
エツジ検知器１２をリセットするので、クロックパルス
カウンタ１０は次のパルス前縁を受信するまでその最初
のカウントに保持される。

ビットカウンタ１５のカウントｂ３乃至ｂ８において、
電気スイッチ１６．１７が設定されるため、クロックパ
ルスカウンタ１０のカウントｚ８のサンプリングパルス
は、サンプリング信号セレクタ１４の出力■を介してデ
ータビットメモリアレイ１８の書込み入力へ送られる。

図示された実施例においてこのメモリアレイは、サンプ
リング信号４７がその書込み入力６０に供給されたとき
データビットをそのデータ人力６１に蓄積し、予め蓄積
されたデータビットを１位置でシフトするシフトレジス
タとして設計されている。

ビットカウンタ１５の終りから２番目゛のカウントｂ８
において最後のサンプリングパルス４７は、データビッ
トメモリアレイ１８の書込み入力に供給さ、れるため、
転送および受信データビットシーケンス５８のアドレス
ビットはアドレスデコーダ１９のデータ入力へ供給され
る。これらのアドレスビットがアドレスデコーダ１９に
含まれるアドレスと一致するならば、アドレスデコーダ
１９は第２図のライン１）に図示された制御信＠６２を
供給し、制御信号６２は命令メモリ２０の書込み人力６
４の前に配置されたゲート回路６３を動作させる。

データビットシーケンス５８は前１ｉ６５によって終了
する。この前１＠６５によって初期化されるクロックパ
ルスカウンタ１０のカウントサイクルは、ビットカウン
タ１５を最後のカウントｂ９へ進め、ここでビットカウ
ンタ１５が電気スイッチ１６．１７を設定するために、
クロックパルスカウンタ１０によりその後引続き生成さ
れたサンプリング信号４１は、サンプリング信号セレク
タ１４の出力ｍＲよびゲート回路６３を介して命令メモ
リ２０の書込み人力６４へ供給される。このように命令
メモリ２０は、データビットメモリアレイ１８のデータ
出力２１から供給されたデータビットを蓄積し、これら
のデータビットを命令に変換して第２図のタイミングダ
イアグラムのラインｍ）に示された制御信号Ｓ７のよう
なぞの命令に対応する制御信号を供給する。図示された
実施例において、この制御信号は新しい命令が命令メモ
リ２０に挿入されるまで維持される。

ビットカウンタ１５の最後のカウントｂ９においてゲー
ト回路８が動作されるので、クロックパルスカウンタ１
０のカウントｚ９で生成されたリセットパルス４８は、
エツジ検知器６および１２の両リセット入力に供給され
る。このように命令デコーダ４は切替えられて最初のモ
ード５６に戻される。他の実施例においてはゲート回路
８の代わりにパルス遅延回路の信号出力がデカブリング
回路５４を介してスタートビットデコーダ５のエツジデ
コーダ６のリセット入力５５に結合されている。パルス
遅延回路は、エツジ検知器６の出力３８からのリセット
パルス３９により制御され、このパルスをデータごット
シーケンス５０の期間より長い時間間隔だけ遅延させる
。

データバスシステムを有する機器（示されていない）が
ターン・オンされると、ターン・オンパルス発生器がエ
ツジ検知器６および１２を最初の状態までリセットして
、予め定められた１ＩｉｌＪ　ＷＪ信号、例えば第２図
のダイアグラムにおけるＳｌ（ラインｍ）を生成する予
め定められた命令を命令メモリ２０の設定入力６７に設
定する。

【図面の簡単な説明】

第１図は、直列データバスを具備したバスシステムのブ
ロックダイアグラムであり、 第２図は、第１図のバスシステムの動作を説明するため
のタイミングダイアグラムであり、第３図は、データビ
ットシーケンスにおけるデータビットの構造およびデー
タビットシーケンスのサンプリングを説明するためのタ
イミングダイアグラムである。 １・・・データビット源、２・・・データ出力、３・・
・バスライン、４・・・命令デコーダ、５・・・スター
トビットデコーダ、６．１２・・・エツジ検知器、７．
８・・・ゲート回路、９・・・サンプル信号発生装置、
１０・・・クロックパルスカウンタ、１１・・・クロッ
クパルス源、１３・・・リセット入力、１４・・・サン
プリング信号セレクタ、１５・・・ビットカウンタ、１
６．１１・・・電子スイッチ、１８（・・・データビッ
トメモリアレイ、１９・・・アドレスデコーダ、２０・
・・命令メモリ、２１．２２・・・データ出力、２３・
・・スタートビット、２４〜３１・・・データビット、
３２・・・クロックビット、３３・・・スプライト、３
４・・・静止状態レベル、３５・・・パルス後縁、３６
・・・パルス前縁、３９・・・リセットパルス。

Claims (7)

【特許請求の範囲】
1. （１）命令を伝送するための所定数のデータビットのシ
   ーケンスを供給する１個以上のデータビット源と、伝送
   された命令を対応する制御信号に変換するための１個以
   上の命令デコーダとを有する直列データバス用のデータ
   バスシステムにおいて、データバスは所定の静止状態レ
   ベルを伴う単一の信号バスラインを有し、 各データビットはデータビット源の一定数のクロックビ
   ットを割当てられ、後縁が間隔を付けられているパルス
   の前縁と共に始まり、データビットが第１の２進値を表
   す場合にはパルスの前縁からのクロックビットの第１の
   数となり、また第２の２進値を表す場合にはパルスの前
   縁からのクロックビットのさらに大きい第２の数となり
   、終わりがデータビットシーケンスの第１のデータビッ
   トのパルスの前縁であるスタートビットは命令の各デー
   タビットシーケンスに先行し、そのパスル反復周波数が
   データビットの下にあるクロックビットの周波数とほと
   んど等しいカウントパルスシーケンスから、命令デコー
   ダはデータビットの前記１つの２進値に対する後縁とデ
   ータビットの前記別の２進値に対するパルスの後縁との
   半分の時間距離に存在するクロックパルスでサンプリン
   グ信号を生成することを特徴とするデータバスシステム
   。
2. （２）スタートビットを受信すると、命令デコーダが命
   令デコーダを所定の時間周期用のデコーダモードに設定
   する設定信号を供給することを特徴とする特許請求の範
   囲第１項記載のデータバスシステム。
3. （３）データビットシーケンスのスタートビットに後続
   している所定数のデータビットは、所定の一定値を有す
   るチェックビットであり、 チェックビット値と異なる値を有するチェックビットを
   サンプリングする場合に命令デコーダは、はじめのモー
   ドに命令デコーダを復帰させるリセット信号を供給する
   ことを特徴とする特許請求の範囲第１項または第２項記
   載のデータバスシステム。
4. （４）データビットシーケンスの所定数のデータビット
   は、アドレスビットであり、命令デコーダは、命令デコ
   ーダに割当てられたアドレスビットを受信すると、デー
   タビットのデコーディングまたはデコートされた命令に
   対応する制御信号の出力を可能にするデコード信号を供
   給するアドレスデコーダを有することを特徴とする特許
   請求の範囲第１項乃至第３項のいずれか１項記載のデー
   タバスシステム。
5. （５）データビットシーケンスのスタートビットを受信
   すると、設定信号をサンプリング信号セレクタに供給す
   るスタートビットデコーダと、クロックパルス源によつ
   てクロックされ、クロックパルスカウンタの所定のカウ
   ント出力と共に徐々にサンプリング信号セレクタに進む
   クロックパルスカウンタと、データビットの始りをマー
   クするパルスエッジを受信した後にクロックパルスカウ
   ンタをリセットし、抑制する出力信号を遮断するエッジ
   検知器とを有するサンプリングパルス発生装置とを備え
   、 チェックビットに対するセレクタ位置においてサンプリ
   ング信号セレクタは、チェックビットが検知されなけれ
   ばサンプリングの瞬間に復元信号をスタートビットデコ
   ーダに供給するチェックビットデコーダにサンプリング
   パルス発生装置により供給されたサンプリングパルスを
   供給し、データビットに対するセレクタ位置において、
   サンプリング信号セレクタは供給されたデータビットが
   前記メモリアレイに伝送されるように前記サンプリング
   パルスをデータビットメモリアレイに供給し、最後のセ
   レクタ位置において前記サンプリングパルスは供給され
   たデータビットが前記命令メモリに転送され、関連した
   命令に対応する制御信号を出力するように命令メモリの
   書込み入力に供給されることを特徴とする特許請求の範
   囲第１項乃至第４項のいずれか１項記載のデータバスシ
   ステム。
6. （６）命令メモリの書込み入力の前に接続され、アドレ
   スデコーダによつて制御されるゲート回路を有すること
   を特徴とする特許請求の範囲第５項記載のデータバスシ
   ステム。
7. （７）スタートビットデコーダのエッジ検知器の出力と
   リセット入力との間に設置され、１つのデータビットシ
   ーケンスの期間よりも長い遅延を与えるパルス遅延回路
   を有することを特徴とする特許請求の範囲第５項または
   第６項記載のデータバスシステム。