NO875041L - Data-buss system. - Google Patents

Abstract

i Buss-systen for en serie-data-buss omfat-tende en data-blt-kllde (1) som har sin utgang (2) forbundet med en enkelt buss-llnje (3). En sekvens med data-blter omfatter en start-bit og et gitt antall data-blter. Idet start-biten begynner med en puls-bakkant og data-bltene begynner med en puls-forkant. Verdien av data-bltene karakteriserer lengden av den puls hvormed data-bltene begynner. En instruksjons-dekoder (4) tar prøver av hver data-blt ved en prøvetagn1ngs-frekvens fra en klokke-puls-teller (10) som frembringes ved en forutbestemt teller-innstilling (z8) av telleren. Sistnevnte steppes fram av pulser fra en klokke-puls-kilde (11) og styres av en kant-detektor (12). Ved slutten av data-bit-sekvensen, blir data-bit-verdiene som er skrevet inn i data-bit-hukomaelsen (18). ved prevetagnings-tidspunktene omformet,. i en instruksjons-hukommelse (20), til styre-signaler (S7) som svarer til den lagrede instruksjon. Frekvensen av klokke-puls-kiIden (11) trenger ikke vare meget nøyaktig.

Description

Den foreliggende oppfinnelse angår et data-buss-system som definert i innledningen av krav 1. Et data-buss-system for en serie data-buss som inneholder tre buss-linjer er beskrevet i en publikasjon "DIGIT 2000" (Order No. 6250-11-lE) fra Inter-metall, spesielt på sidene 8-11 og 17. Disse buss-linjer forbinder en eller flere data-bit-ki1 der til data-mottager-utstyr. En av buss-linjene inneholder data-biter for de instruksjoner som skal overføres, - den andre buss-linje overfører klokkesignaler for prøvetakning av data-bitene i data-mottager-utstyret, - og den tredje buss-linje overfører styresignaler til data-mottager-utstyret. I sin ikke-operative tilstand vil alle tre buss-linjer befinne seg på et gitt spenningsnivå. Et forutbestemt antall av data-bitene for en instruksjon er adresse-biter.

I forbindelse med underholdnings-elektronikk vil det ofte opptre begrensninger når det brukes et stort antall styre-linjer til individuelle prosessorer. I tillegg vil det være klokke- og styre-linjene for en slik data-buss som er mest utsatt for interferens, slik at det ville være nødvendig med spesiell skjerming for disse. Endelig må det i et slikt buss-system benyttes prosessorer som er spesielt tilpasset de utsendte klokke- og styre-signaler.

Formålet med den foreliggende oppfinnelse er å tilveiebringe et data-buss-system som er særlig egnet for underholdnings-elektronikk og hvor det ikke er nødvendig å overføre ytterligere klokke- og styre-signåler. Dette oppnås ved utstyr som er definert i kravene.

Fremstillingen av en data-bit fra en syklus med klokke-biter i samsvar med oppfinnelsen gjør det mulig å overføre data-biter over en enkelt buss-linje til instruksjons-dekodere i de individuelle mottager-moduler uten ytterligere klokke- og styre-informasjon. De mottagende moduler genererer sine egne klokke-si gnåler, hvis puls-repetisjons-frekvens kan være forskjellig fra frekvensen av klokke-bitene i en klokke-bit-syklus over et stort område. Derved elimineres behovet for å bruke spesielle puls-generatorer med stabil frekvens i mottager-modul ene . I mange tilfeller finnes det en puls-generator som er synkronisert f.eks. med horisontal-frekvensen. Instruk sjons-dekoderne i mottager-modulene trenger derfor bare tilpasses strukturen av de sendte data-biter og ikke til sendte klokke- eller styre-signåler i et buss-system.

Når det benyttes en eller flere data-biter som etterfølger start-biten som kontrol1-bi ter, øker immuniteten overfor interferens på en fordelaktig måte. Interfererende pulser på data-buss-linjen kan sette instruksjons-dekoderen til dekoder-modus. Ved å bruke data-biter som adresse-biter kan mottager-moduler velges for mottagning av de overførte instruksjoner på en fordelaktig måte.

Oppfinnelsen angår også tilveiebringelsen av en instruksjons-dekoder for en mottager-modul. En slik instruksjons-dekoder er stort sett uavhengig av data-bit-kilden og den kan tilpasses nært opp til kravene for mottager-modulen.

Ovenfor nevnte og andre formål og særtrekk ved den foreliggende oppfinnelse vil klart fremgå av den etterfølgende detaljerte beskrivelse av utførelser av oppfinnelsen sett i sammenheng med figurene, hvor

fig. 1 viser et blokkskjema for et buss-system med en serie data-buss,

fig. 2 viser et tidsskjema som tjener til å forklare virkningen av buss-systemet i fig. 1, og

fig. 3 viser et tidsskjema som tjener til å forklare strukturen av data-bitene i en data-bit sekvens og prøve-tagningen av disse.

Data-buss systemet som er vist i b1 okkskjemaet i fig. 1 omfatter en data-bit kilde 1 med en data-utgang 2 forbundet med den eneste buss-linje 3 for data-buss systemet. Figuren viser også en instruksjons-dekoder 4 som er forbundet med denne buss-linjen. Instruksjons-dekoderen omfatter en start-bit-dekoder 5 som er forbundet med buss-linjen 3 og omfatter en tilbakestillbar kant-detektor 6 og to port-kretser 7 og 8. Den omfatter videre en prøve-signal-generator 9 som omfatter en klokke-puls-tel1 er 10 som steppes fremover av pulsene fra en klokke-puls-kilde 11 og styres ved sin ti 1bakesti11 ings-inngang 13 av en ytterligere puls-kant-detektor 12 som er forbundet med buss-linjen 3. Instruksjons-dekoderen 4 omfatter videre en prøve-signal-velger 14 som i denne utførelse dannes av en bit-teller 7 og elektroniske svitsjer 16 og 17 som styres av denne bit-teller, og en data-bit hukommelses-rekke 18 som har sine data-utganger 21 og 22 henholdsvis forbundet med en adresse-dekoder 19 og en instruksjons-hukommelse 20.

For å overføre en instruksjon vil data-bit-kilden 1 for data-buss-systernet som er vist i fig. 1 på sin data-utgang 2 frembringe en data-bit-sekvens som er skjematisk vist for en instruksjon Sl i linje a) som er vist i tidsskjemaet i fig. 2 og som omfatter en start-bit 23 og åtte data-biter 24 til 31.

I data-bit-kilden dannes start-biten og de åtte data-bitene av klokke-biter 32. I linjen a) for tidsskjemaet i fig. 3 er en slik klokke-bit-sekvens skjematisk vist av en rad 33 som inneholder et mønster av parallelle linjer. I hvi 1 eti 1 stand vil buss-linjen 3 befinne seg i et hvilenivå 34. Start-biten 23 begynner med en puls-bakkant 35 og den er fire kl okke-pulser 32 lang. Hver data-bit begynner med en puls-forkant 36 og er 16 klokke-biter lang. Dersom pulsen for data-biten som begynner med forkanten 36 er fire klokke-biter lang, noe som er tilfelle med pulsen 37 for den første data-bit i linje a) i tidsskjemaet i fig. 3, vil data-biten ha den binære logiske verdi "0" (LO). Dersom denne puls er tolv klokke-biter 32 lang, noe som er tilfellet med pulsen 37' for den andre data-bit 25 som er vist i linjen a) i fig. 3, vil denne data-bit ha den binære logiske verdi "1" (LI).

Virkemåten av instruksjons-dekoderen 4 vil bli forklart ved hjelp av tidsskjemaet i fig. 2. Ved mottagelse av puls-bakkanten 35 for signalet 34 på buss-linjen 3, vil den tilbakestillbare kant-detektor 6 på sin signal-utgang 38 frembringe en ti 1bakesti11 ingspuls 3 9 som er vist i linje d) i fig. 2. Denne puls tilføres tilbakesti Ilings-inngangen 40 for bit-telleren 15 for å innstille denne til sin begynnelses-tel1er-sti11 ing bO som skjematisk vist i linje d) i fig. 2. Den reagerer ikke overfor ytterligere puls-kanter før den tilbake-stilles. Instruksjons-dekoderen 4 svitsjes så til dekode-modus 41 som er skjematisk vist i linje c) i fig. 2 ved linjen 41. I hvi 1 eti 1 stand vil den på tilsvarende måte tilbakestillbare kante-detektor 12 for prøve-signal-generatoren 9 frembringe et ti 1bake-sti11 ings- og sperre-signal 42 som er skjematisk vist i linje e) i fig. 2. Dette signalet holder klokke-puls-telleren 10 for prøve-signal-generatoren 9

i den første tel 1e-sti11 ing. Ved mottagelse av den første puls-forkant 36 vil kant-detektoren 12 forberede klokke-pulstelleren 10 inntil den tilbakestilles av et tilbake-still i n g s-s i gnal på sin t ilbake-st i Ilings-inngang 43, slik at klokke-pulser fra klokke-puls-kilden 11 kan steppe klokke-puls-telleren 10 fremover. De tellinger som telleren gjennom-løper, zl - z9 er skjematisk vist i linje f) i tidsskjemaet med 1 injemønster-blokker 44. Hver strek 45 svarer til én telling i klokke-puls-generatoren 10. I den viste utførelse frembringer klokke-puls-telleren en klokke-puls 46 (linje g) i tidsskjemaet i fig. 2) ved tellingen z7 for å steppe bit-telleren, - en prøve-puls 47 (linje h) i fig. 2) ved tellingen z8 for å ta prøve av verdien av data-biten på buss-linjen 3, -

og en tilbakestillings-puls (linje e) i fig. 2) for de to kant-detektorer 6 og 12 ved tellingen z9.

Innstillingen av klokke-puls-telleren 10 for prøve-pulsen 47 er valgt slik at ved en repetisjons-frekvens for klokke-pulsene fra klokke-puls-kilden 11 som svarer til repetisjons-frekvensen for klokke-bitene fra data-bit-kilden 1, vil prøve-pulsen 47 ligge i området for overgangen 49 fra den åttende til den niende klokke-bit i en data-bit, dvs halvveis mellom bakkanten 50 av pulsen 37 for en verdi (LO) for data-biten og bakkanten 51 for pulsen 37' for den andre verdi, som vist i linje b) for tidsskjemaet i fig. 3. Dersom puls-repetisjons-frekvensen for klokke-puls-kilden 1 er høyere enn repetisjons-frekvensen for klokke-bit-sekvensen 33 for data-bitene, som vist i linje c) i fig. 3, vil tiden hvor prøve-pulsen 47' opptrer være forskjøvet mot bakkanten 50 av den korte puls 37. Dersom puls-repetisjons-frekvensen for klokke-puls-kilden 11 er lavere enn for klokke-bit-sekvensen 33 for data-bitene, vil opptredelsestidspunktet for prøve-pulsen 47''

bli forskjøvet mot bakkanten 51 av den lange puls 37' for data-biten, som vist i linje d) i fig. 3. Som en sammenligning mellom linjene b), c) og d) i fig. 3 viser vil avviket av puls-repetisjons-frekvensen for klokke-puls-kilden 11 fra puls-repetisjons-frekvensen av klokke-bit-sekvensen 33 være

meget betydelig og kan strekke seg fra nesten halvparten til nesten det dobbelte av verdien av puls-repetisjons-frekvensen for klokke-bit-sekvensen.

I den viste utførelse styrer bit-telleren 15 prøve-signal-velgeren 14 slik at prøve-pulser rutes av en svitsj 16 til en utgang I fra prøves ignal-velgeren 14 bort til signal-inngangen 52 pa port-kretsen 7 som styres av buss-linjen 3. Dersom buss-linjen 3 befinner seg på hvilenivået 34 ved det tidspunkt da prøve-signalet 47 opptrer, vil port-kretsen bli forberedt slik at dette prøvesignal kan overføres som et ti 1bakesti11 ings-signal 53 gjennom en frakobl ings-krets 54 til tilbakesti Ilings-inngangen 55 til kant-detektoren 6 og tilbakestille sistnevnte til sin begynnelses-tilstand. Som et resultat av dette vil instruksjons-dekoderen 4 bli tilbake-stilt til sin start-modus 56 (linje c) i tidsskjemaet i fig.

2). Dette inntreffer i den viste utførelse dersom de kanter som detekteres ikke hører til start-biten 23 men til en interferens-puls 57 som vist i linje a) i fig. 2 i bølgeformen for data-bit sekvensen 58. Dersom den første forkant 36 hører til en kontroll-bit 24 eller 25, blir port-kretsen 7 sperret ved prøvetagnings-tidspunktet, fordi kontrol1-bi ten har et lavere nivå. Port-kretsen 7 virker således som en kontrol1-bit-dekoder. Den tilbakestillings-puls som frembringes av klokke-puls-telleren 10 ved teller-tidspunktet z 9 overføres gjennom en frakobl ings-krets 59 til tilbakesti Ilings-inngangen 43 på kant-detektoren 12 og tilbakestiller sistnevnte, slik at klokke-puls-telleren 10 holdes i sin begynnelses-stilling inntil mottagelse av den neste puls-forkant.

Ved tellingene b3 til b8 for bit-telleren 15 blir de elektroniske svitsjer 16 og 17 innstilt slik at prøve-pulsen for tellingen z8 for klokke-puls-telleren 10 rutes over en utgang II fra prøves ignal-velgeren 14 til skri ve-inngangen til data-bit hukommelses-rekken 18. I den viste utførelse er denne hukommelses-rekke konstruert som et skiftregister som når et prøvesignal 47 tilføres dens skri veinngang 60, lagrer det data-biter i sin data-inngang 61 og forskyver de tidligere lagrede data-biter én plass.

Ved den nest siste telling b8 av bit-telleren 15, vil den siste prøvepuls 47 bli tilført skri veinngangen til data-bit huk ommel ses-rekken 18, slik at adresse-biter til den overførte og mottatte data-bit-sekvens 58 tilføres data-inngangen til adresse-dekoderen 19. Dersom disse adresse-biter samsvarer med den adresse som er lagret i adresse-dekoderen 19, vil sistnevnte tilveiebringe et styre-signal 6 2 som er skjematisk vist i linje 1) i fig. 2, og som forbereder en port-krets 63 foran skri veinngangen 64 til instruksjons-hukommelsen 20.

Data-bit-sekvensen 58 er avsluttet av en puls-forkant 65. Tel 1er-syklusen for klokke-puls-telleren 10 som begynner med denne kant 65 stepper bit-telleren 15 frem til sin siste telling b9 ved hvilken bit-telleren 15 innstiller de elektroniske svitsjer 16 og 17 slik at prøve-signalet 47 som deretter frembringes av klokke-puls-telleren 10 tilføres over en utgang III for prøvesignal-velgeren 14 og port-kretsen 63 til skrive-inngangen 64 til instruksjons-hukommelsen 20. Instruksjons-hukommeisen 20 vil således lagre de data-biter som tilveie-bringes på data-utgangene 21 fra data-bit hukommelses-rekken 18, - omformer disse data-biter til en instruksjon og frembringer et styres ignal som svarer til instruksjonen, som f.eks. det styre-signal S7 som er skjematisk vist i linje m) i tidsskjemaet i fig. 2. I den viste utførelsen opprettholdes dette styre-signal inntil en ny instruksjon settes inn i instruksjons-hukommelsen 20.

Ved den siste telling b9 i bit-telleren 15, forberedes port-kretsen 8 slik at ti 1bakesti11 ings-pulsen 48 som frembringes ved tellingen z9 i klokke-puls-telleren 10 tilføres tilbake-sti Ilings-inngangene til begge kant-detektorer 6 og 12. Instruksjons-dekoderen 4 svitsjes så tilbake til sin start-modus 56. I en annen utførelse vil, isteden for port-kretsen 8, signal-utgangen fra puls-forsinkelses-kretsen bli koblet over frakobl i ngs-kretsen 54 til tilbake-sti Ilings inngangen 55 for kant-detektoren 6 for start-bit dekoderen 5. Puls-forsinkelses-kretsen styres av en tilbakestillings-puls 39 fra utgangen 38 av kant-detektoren 6 og forsinker denne puls med en tidsintervall som er lenger enn varigheten av en data-bit-sekvens 50.

Når det utstyr (ikke vist) som inneholder data-buss-systemet er slått på, vil en påslagnings-puls-generator tilbakestille kant-detektorene 6 og 12 til sine begynnelses-tilstander og innstille, ved sin innstillings-inngang 67 for instruksjons-hukommelsen 20, en forutbestemt instruksjon som frembringer et forutbestemt styre-signal, f.eks. Sl (linje m) i tidsskjemaet i fig. 2).

Ovenstående detaljerte beskrivelse av noen utførelses-eksempler av foreliggende oppfinnelse skal bare betraktes som eksempler og må ikke oppfattes som begrensninger av beskyt-telsens omfang.

Claims (7)

1. Data-buss-system for en seriedata-buss inneholdende i det minste en data-bit-kilde som tilveiebringer en sekvens av et gitt antall data-biter for overføring av en instruksjon og minst en instruksjons-dekoder for å omforme de overførte instruksjoner til tilsvarende styresignaler, k a r a k- t e r i s e r t v e d at data-bussen inneholder en enkelt buss-linje (3) med et gitt hvilenivå (34), at hver data-bit (24) er tilforordnet et bestemt antall klokke-biter (32) for data-bit-kilden (1) og begynner med en forkant (36) for en puls (37) hvis bakkant (50) er adskilt ved et første antall klokke-biter (4) fra forkanten (36) av pulsen (37) i tilfelle av en data-bit (24) som representerer en første binær verdi (LO) og et andre større antall klokke-biter (12) fra forkanten (36) av pulsen (37) i tilfelle av en data-bit (25) som svarer til en andre binær verdi (LI), at hver data-bit-sekvens (58) av en instruksjon begynner med en start-bit (23) hvis ende utgjøres av forkanten (36) av pulsen (37) for den første data-bi t (24) i data-bit- sekvensen, og at, fra teller-puls-sekvensen hvis puls-repetisjons-frekvens er omtrent lik frekvensen av klokke-bitene (32) som ligger under data-bitene, vil instruksjons-dekoderen (4) frembringe et prøvesignal (47) for en klokke-puls som befinner seg halvveis (49) av avstanden mellom forkanten (50) for den nevnte ene binære verdi (LO) av data-biten (24) og bakkanten (51) for pulsen til den andre binære verdi (LI) for data-biten (25).

2. Data-buss-system i følge krav 1, karakterisert v e d at ved mottagelsen av en start-bit (23) vil instruksjons-dekoderen (4) frembringe et innstil 1 i ngs-signal (39) som innstiller instruksjons-dekoderen til en dekode-modus (41) for en gitt tidsperiode.

3. Data-buss-system ifølge krav 1 eller 2, k a r a k t e- r i s e r t v e d at et gitt antall data-biter (24,25) som etterfølger start-biten (23) i en data-bit-sekvens (58) er kontroll-biter med en gitt konstant verdi (LO), og at instruksjons-dekoderen (4) frembringer et tilbakesti 11 ings-signal (53) som gjeninnsti11 er instruksjons-dekoderen til sin start- modus (56) når den tar prøve av en kontroll-bit som har en verdi som er forskjellig fra kontrol1-bi t-verdi en (LO).

4. Data-buss-system i følge et hvilken som helst av de foregående krav, karakterisert ved at forut-bestemte data-biter (26,27) i data-bit-sekvensen (58) er adresse-biter, og at instrusjons-dekoderen (4) omfatter en adresse-dekoder (19) som, ved mottagelse av adresse-biter som er tilforordnet instruksjons-dekoderen, frembringer et dekode-signal (62) som forbereder dekodingen av data-bitene (28-31) eller inngangen av styre-signalene (Sl, S7) som svarer til den dekodede instruksjon.

5. Instruksjons-dekoder for et data-buss-system ifølge et hvilken som helst av de foregående krav, karakterisert ved at den omfatter en start-bit-dekoder (5) som frembringer et innsti11 ings-signal (39) for en prøve-signal - velger (14) ved mottagelse av en start-bit (23) for en data-bit-sekvens (58), en prøve-signal-generator (9) som inneholder en klokke-puls-teller (10) som klokkes av en klokke-puls-kilde (11) og som stepper frem prøve-signal-velgeren (14) trinn for trinn med en gitt telleutgang (z7) for klokke-puls-telleren, og en kant-detektor (12) som, etter mottagelse av en puls-kant (36) som markerer begynnelsen av en data-bit (24), avbryter utgangs-si gnålet for å tilbakestille og spørre klokke-puls-telleren, og at i velger-sti11 inger (I) for kontrol1-biter (24,25), vil prøve-signal-velgeren (14) tilføre prøve-pulser (47) som frembringes av prøve-signal-generatoren (9) til en kontrol1-bit-dekoder (7) som tilveiebringer et tilbake-still i ngs-si gnal (53) for start-bit-dekoderen (5) ved prøve-tagnings-tidspunktet (49) dersom ingen kontroll-bit er detektert, og at i velger-sti Ilingene (II) for data-bitene (26-31) vil prøve-signal-velgeren (14) tilføre nevnte prøve-pulser til en data-bit-hukommelses-rekke (18) for å bevirke at de tilførte data-biter overføres til nevnte hukommelses-rekke (18) og at i et siste velger-trinn (III), vil prøve-pulsene (47) som tilføres skri veinngangen (64) til instruksjons-hukommelsen (20) bevirke at de tilførte data-biter (28-31) overføres til nevnte instruksjons-hukommelse (20) og sende ut styre-signaler (Sl) som svarer til de tilhørende instruk sjoner.

6. Instruksjons-dekoder i følge krav 5, k a r a k t e r i - sert ved at den omfatter en port-krets (63) som er koblet inn foran skri ve-inngangen (64) til instruksjons-hukommelsen (20) og som styres av en adresse-dekoder (19).

7. Instruksjons-dekoder i følge krav 5 eller 6, k a r a k- t e r i s e r t v e d at den omfatter en puls-forsinkelses-krets som er anbragt mellom utgangen (38) og ti 1bakesti11 ings-inngangen (54,55) for en kant-detektor (6) for start-bit-dekoderen (5) og frembringer en forsinkelse som er lenger enn varigheten av en data-bit-sekvens (58).