NO875041L

NO875041L - DATA BUS SYSTEM.

Info

Publication number: NO875041L
Application number: NO875041A
Authority: NO
Inventors: Helmut Mitschke
Original assignee: Standard Elektrik Lorenz Ag
Priority date: 1986-12-20
Filing date: 1987-12-03
Publication date: 1988-06-21
Also published as: JPS63167544A; PT86412A; DK668287A; DE3643766A1; HUT48783A; FI875564A0; DK668287D0; NO875041D0; EP0273234A2; EP0273234A3; FI875564A

Abstract

i Buss-systen for en serie-data-buss omfat-tende en data-blt-kllde (1) som har sin utgang (2) forbundet med en enkelt buss-llnje (3). En sekvens med data-blter omfatter en start-bit og et gitt antall data-blter. Idet start-biten begynner med en puls-bakkant og data-bltene begynner med en puls-forkant. Verdien av data-bltene karakteriserer lengden av den puls hvormed data-bltene begynner. En instruksjons-dekoder (4) tar prøver av hver data-blt ved en prøvetagn1ngs-frekvens fra en klokke-puls-teller (10) som frembringes ved en forutbestemt teller-innstilling (z8) av telleren. Sistnevnte steppes fram av pulser fra en klokke-puls-kilde (11) og styres av en kant-detektor (12). Ved slutten av data-bit-sekvensen, blir data-bit-verdiene som er skrevet inn i data-bit-hukomaelsen (18). ved prevetagnings-tidspunktene omformet,. i en instruksjons-hukommelse (20), til styre-signaler (S7) som svarer til den lagrede instruksjon. Frekvensen av klokke-puls-kiIden (11) trenger ikke vare meget nøyaktig.in the bus system of a serial data bus comprising a data source (1) having its output (2) connected to a single bus line (3). A sequence of data blots comprises a start bit and a given number of data blots. As the start bit begins with a pulse trailing edge and the data bits begin with a pulse trailing edge. The value of the data blots characterizes the length of the pulse at which the data blots begin. An instruction decoder (4) takes samples of each data sheet at a sampling frequency from a clock pulse counter (10) generated at a predetermined counter setting (z8) of the counter. The latter is stepped forward by pulses from a clock-pulse source (11) and controlled by an edge detector (12). At the end of the data-bit sequence, the data-bit values written into the data-bit memory become (18). at the pre-takeover times reshaped,. in an instruction memory (20), to control signals (S7) corresponding to the stored instruction. The frequency of the clock pulse source (11) need not be very accurate.

Description

Den foreliggende oppfinnelse angår et data-buss-system som definert i innledningen av krav 1. Et data-buss-system for en serie data-buss som inneholder tre buss-linjer er beskrevet i en publikasjon "DIGIT 2000" (Order No. 6250-11-lE) fra Inter-metall, spesielt på sidene 8-11 og 17. Disse buss-linjer forbinder en eller flere data-bit-ki1 der til data-mottager-utstyr. En av buss-linjene inneholder data-biter for de instruksjoner som skal overføres, - den andre buss-linje overfører klokkesignaler for prøvetakning av data-bitene i data-mottager-utstyret, - og den tredje buss-linje overfører styresignaler til data-mottager-utstyret. I sin ikke-operative tilstand vil alle tre buss-linjer befinne seg på et gitt spenningsnivå. Et forutbestemt antall av data-bitene for en instruksjon er adresse-biter. The present invention relates to a data bus system as defined in the preamble of claim 1. A data bus system for a series of data buses containing three bus lines is described in a publication "DIGIT 2000" (Order No. 6250 -11-lE) from Inter-metall, especially on pages 8-11 and 17. These bus lines connect one or more data-bit-ki1 there to data-receiver equipment. One of the bus lines contains data bits for the instructions to be transmitted, - the second bus line transmits clock signals for sampling the data bits in the data receiver equipment, - and the third bus line transmits control signals to the data receiver - the equipment. In their non-operational state, all three bus lines will be at a given voltage level. A predetermined number of the data bits for an instruction are address bits.

I forbindelse med underholdnings-elektronikk vil det ofte opptre begrensninger når det brukes et stort antall styre-linjer til individuelle prosessorer. I tillegg vil det være klokke- og styre-linjene for en slik data-buss som er mest utsatt for interferens, slik at det ville være nødvendig med spesiell skjerming for disse. Endelig må det i et slikt buss-system benyttes prosessorer som er spesielt tilpasset de utsendte klokke- og styre-signaler. In connection with entertainment electronics, limitations will often appear when a large number of control lines are used for individual processors. In addition, it will be the clock and control lines for such a data bus that are most exposed to interference, so that special shielding would be necessary for these. Finally, in such a bus system, processors must be used that are specially adapted to the transmitted clock and control signals.

Formålet med den foreliggende oppfinnelse er å tilveiebringe et data-buss-system som er særlig egnet for underholdnings-elektronikk og hvor det ikke er nødvendig å overføre ytterligere klokke- og styre-signåler. Dette oppnås ved utstyr som er definert i kravene. The purpose of the present invention is to provide a data bus system which is particularly suitable for entertainment electronics and where it is not necessary to transmit additional clock and control signals. This is achieved with equipment that is defined in the requirements.

Fremstillingen av en data-bit fra en syklus med klokke-biter i samsvar med oppfinnelsen gjør det mulig å overføre data-biter over en enkelt buss-linje til instruksjons-dekodere i de individuelle mottager-moduler uten ytterligere klokke- og styre-informasjon. De mottagende moduler genererer sine egne klokke-si gnåler, hvis puls-repetisjons-frekvens kan være forskjellig fra frekvensen av klokke-bitene i en klokke-bit-syklus over et stort område. Derved elimineres behovet for å bruke spesielle puls-generatorer med stabil frekvens i mottager-modul ene . I mange tilfeller finnes det en puls-generator som er synkronisert f.eks. med horisontal-frekvensen. Instruk sjons-dekoderne i mottager-modulene trenger derfor bare tilpasses strukturen av de sendte data-biter og ikke til sendte klokke- eller styre-signåler i et buss-system. The production of a data bit from a cycle of clock bits in accordance with the invention makes it possible to transfer data bits over a single bus line to instruction decoders in the individual receiver modules without additional clock and control information. The receiving modules generate their own clock pulses, whose pulse repetition rate can be different from the frequency of the clock bits in a clock bit cycle over a large range. This eliminates the need to use special pulse generators with a stable frequency in the receiver module. In many cases, there is a pulse generator that is synchronized, e.g. with the horizontal frequency. The instruction decoders in the receiver modules therefore only need to be adapted to the structure of the sent data bits and not to sent clock or control signals in a bus system.

Når det benyttes en eller flere data-biter som etterfølger start-biten som kontrol1-bi ter, øker immuniteten overfor interferens på en fordelaktig måte. Interfererende pulser på data-buss-linjen kan sette instruksjons-dekoderen til dekoder-modus. Ved å bruke data-biter som adresse-biter kan mottager-moduler velges for mottagning av de overførte instruksjoner på en fordelaktig måte. When one or more data bits that follow the start bit are used as control bits, the immunity to interference increases in an advantageous way. Interfering pulses on the data bus line can put the instruction decoder into decoder mode. By using data bits as address bits, receiver modules can be selected for receiving the transmitted instructions in an advantageous manner.

Oppfinnelsen angår også tilveiebringelsen av en instruksjons-dekoder for en mottager-modul. En slik instruksjons-dekoder er stort sett uavhengig av data-bit-kilden og den kan tilpasses nært opp til kravene for mottager-modulen. The invention also relates to the provision of an instruction decoder for a receiver module. Such an instruction decoder is largely independent of the data bit source and it can be adapted closely to the requirements for the receiver module.

Ovenfor nevnte og andre formål og særtrekk ved den foreliggende oppfinnelse vil klart fremgå av den etterfølgende detaljerte beskrivelse av utførelser av oppfinnelsen sett i sammenheng med figurene, hvor The above-mentioned and other purposes and special features of the present invention will be clear from the subsequent detailed description of embodiments of the invention seen in connection with the figures, where

fig. 1 viser et blokkskjema for et buss-system med en serie data-buss, fig. 1 shows a block diagram of a bus system with a serial data bus,

fig. 2 viser et tidsskjema som tjener til å forklare virkningen av buss-systemet i fig. 1, og fig. 2 shows a time chart which serves to explain the effect of the bus system in fig. 1, and

fig. 3 viser et tidsskjema som tjener til å forklare strukturen av data-bitene i en data-bit sekvens og prøve-tagningen av disse. fig. 3 shows a timing diagram which serves to explain the structure of the data bits in a data bit sequence and the sampling thereof.

Data-buss systemet som er vist i b1 okkskjemaet i fig. 1 omfatter en data-bit kilde 1 med en data-utgang 2 forbundet med den eneste buss-linje 3 for data-buss systemet. Figuren viser også en instruksjons-dekoder 4 som er forbundet med denne buss-linjen. Instruksjons-dekoderen omfatter en start-bit-dekoder 5 som er forbundet med buss-linjen 3 og omfatter en tilbakestillbar kant-detektor 6 og to port-kretser 7 og 8. Den omfatter videre en prøve-signal-generator 9 som omfatter en klokke-puls-tel1 er 10 som steppes fremover av pulsene fra en klokke-puls-kilde 11 og styres ved sin ti 1bakesti11 ings-inngang 13 av en ytterligere puls-kant-detektor 12 som er forbundet med buss-linjen 3. Instruksjons-dekoderen 4 omfatter videre en prøve-signal-velger 14 som i denne utførelse dannes av en bit-teller 7 og elektroniske svitsjer 16 og 17 som styres av denne bit-teller, og en data-bit hukommelses-rekke 18 som har sine data-utganger 21 og 22 henholdsvis forbundet med en adresse-dekoder 19 og en instruksjons-hukommelse 20. The data-bus system shown in the b1 yoke diagram in fig. 1 comprises a data bit source 1 with a data output 2 connected to the only bus line 3 for the data bus system. The figure also shows an instruction decoder 4 which is connected to this bus line. The instruction decoder comprises a start bit decoder 5 which is connected to the bus line 3 and comprises a resettable edge detector 6 and two gate circuits 7 and 8. It further comprises a sample signal generator 9 which comprises a clock -pulse-tel1 is 10 which is stepped forward by the pulses from a clock-pulse source 11 and is controlled at its ti 1backesti11 ings input 13 by a further pulse-edge detector 12 which is connected to the bus line 3. The instruction decoder 4 further comprises a sample signal selector 14 which in this embodiment is formed by a bit counter 7 and electronic switches 16 and 17 which are controlled by this bit counter, and a data bit memory row 18 which has its data outputs 21 and 22 respectively connected to an address decoder 19 and an instruction memory 20.

For å overføre en instruksjon vil data-bit-kilden 1 for data-buss-systernet som er vist i fig. 1 på sin data-utgang 2 frembringe en data-bit-sekvens som er skjematisk vist for en instruksjon Sl i linje a) som er vist i tidsskjemaet i fig. 2 og som omfatter en start-bit 23 og åtte data-biter 24 til 31. To transmit an instruction, the data bit source 1 for the data bus system shown in fig. 1 on its data output 2 produce a data bit sequence which is schematically shown for an instruction S1 in line a) which is shown in the timing diagram in fig. 2 and which comprises a start bit 23 and eight data bits 24 to 31.

I data-bit-kilden dannes start-biten og de åtte data-bitene av klokke-biter 32. I linjen a) for tidsskjemaet i fig. 3 er en slik klokke-bit-sekvens skjematisk vist av en rad 33 som inneholder et mønster av parallelle linjer. I hvi 1 eti 1 stand vil buss-linjen 3 befinne seg i et hvilenivå 34. Start-biten 23 begynner med en puls-bakkant 35 og den er fire kl okke-pulser 32 lang. Hver data-bit begynner med en puls-forkant 36 og er 16 klokke-biter lang. Dersom pulsen for data-biten som begynner med forkanten 36 er fire klokke-biter lang, noe som er tilfelle med pulsen 37 for den første data-bit i linje a) i tidsskjemaet i fig. 3, vil data-biten ha den binære logiske verdi "0" (LO). Dersom denne puls er tolv klokke-biter 32 lang, noe som er tilfellet med pulsen 37' for den andre data-bit 25 som er vist i linjen a) i fig. 3, vil denne data-bit ha den binære logiske verdi "1" (LI). In the data bit source, the start bit and the eight data bits are formed by clock bits 32. In line a) of the timing diagram in fig. 3, such a clock-bit sequence is schematically shown by a row 33 containing a pattern of parallel lines. In the hi 1 eti 1 state, the bus line 3 will be in a rest level 34. The start bit 23 begins with a pulse trailing edge 35 and it is four clock pulses 32 long. Each data bit begins with a pulse leading edge 36 and is 16 clock bits long. If the pulse for the data bit that begins with the leading edge 36 is four clock bits long, which is the case with the pulse 37 for the first data bit in line a) in the timing diagram in fig. 3, the data bit will have the binary logical value "0" (LO). If this pulse is twelve clock bits 32 long, which is the case with the pulse 37' for the second data bit 25 shown in line a) in fig. 3, this data bit will have the binary logical value "1" (LI).

Virkemåten av instruksjons-dekoderen 4 vil bli forklart ved hjelp av tidsskjemaet i fig. 2. Ved mottagelse av puls-bakkanten 35 for signalet 34 på buss-linjen 3, vil den tilbakestillbare kant-detektor 6 på sin signal-utgang 38 frembringe en ti 1bakesti11 ingspuls 3 9 som er vist i linje d) i fig. 2. Denne puls tilføres tilbakesti Ilings-inngangen 40 for bit-telleren 15 for å innstille denne til sin begynnelses-tel1er-sti11 ing bO som skjematisk vist i linje d) i fig. 2. Den reagerer ikke overfor ytterligere puls-kanter før den tilbake-stilles. Instruksjons-dekoderen 4 svitsjes så til dekode-modus 41 som er skjematisk vist i linje c) i fig. 2 ved linjen 41. I hvi 1 eti 1 stand vil den på tilsvarende måte tilbakestillbare kante-detektor 12 for prøve-signal-generatoren 9 frembringe et ti 1bake-sti11 ings- og sperre-signal 42 som er skjematisk vist i linje e) i fig. 2. Dette signalet holder klokke-puls-telleren 10 for prøve-signal-generatoren 9 The operation of the instruction decoder 4 will be explained with the help of the timing diagram in fig. 2. On receipt of the pulse trailing edge 35 for the signal 34 on the bus line 3, the resettable edge detector 6 on its signal output 38 will produce a trailing pulse 39 which is shown in line d) in fig. 2. This pulse is supplied to the return path input 40 of the bit counter 15 to set it to its initial counter path bO as schematically shown in line d) in fig. 2. It does not respond to further pulse edges until it is reset. The instruction decoder 4 is then switched to decode mode 41 which is schematically shown in line c) in fig. 2 at line 41. In this condition, the similarly resettable edge detector 12 for the sample signal generator 9 will produce a back-tracking and blocking signal 42 which is schematically shown in line e) in fig. 2. This signal holds the clock pulse counter 10 for the sample signal generator 9

i den første tel 1e-sti11 ing. Ved mottagelse av den første puls-forkant 36 vil kant-detektoren 12 forberede klokke-pulstelleren 10 inntil den tilbakestilles av et tilbake-still i n g s-s i gnal på sin t ilbake-st i Ilings-inngang 43, slik at klokke-pulser fra klokke-puls-kilden 11 kan steppe klokke-puls-telleren 10 fremover. De tellinger som telleren gjennom-løper, zl - z9 er skjematisk vist i linje f) i tidsskjemaet med 1 injemønster-blokker 44. Hver strek 45 svarer til én telling i klokke-puls-generatoren 10. I den viste utførelse frembringer klokke-puls-telleren en klokke-puls 46 (linje g) i tidsskjemaet i fig. 2) ved tellingen z7 for å steppe bit-telleren, - en prøve-puls 47 (linje h) i fig. 2) ved tellingen z8 for å ta prøve av verdien av data-biten på buss-linjen 3, - in the first tel 1e-sti11 ing. On receipt of the first pulse leading edge 36, the edge detector 12 will prepare the clock pulse counter 10 until it is reset by a reset signal on its trailing input 43, so that clock pulses from clock -the pulse source 11 can step the clock pulse counter 10 forward. The counts that the counter runs through, zl - z9, are schematically shown in line f) of the timing diagram with 1 inje pattern blocks 44. Each line 45 corresponds to one count in the clock-pulse generator 10. In the embodiment shown, the clock-pulse produces - the counter a clock pulse 46 (line g) in the time diagram in fig. 2) at the count z7 to step the bit counter, - a test pulse 47 (line h) in fig. 2) at the count z8 to sample the value of the data bit on bus line 3, -

og en tilbakestillings-puls (linje e) i fig. 2) for de to kant-detektorer 6 og 12 ved tellingen z9. and a reset pulse (line e) in fig. 2) for the two edge detectors 6 and 12 at the count z9.

Innstillingen av klokke-puls-telleren 10 for prøve-pulsen 47 er valgt slik at ved en repetisjons-frekvens for klokke-pulsene fra klokke-puls-kilden 11 som svarer til repetisjons-frekvensen for klokke-bitene fra data-bit-kilden 1, vil prøve-pulsen 47 ligge i området for overgangen 49 fra den åttende til den niende klokke-bit i en data-bit, dvs halvveis mellom bakkanten 50 av pulsen 37 for en verdi (LO) for data-biten og bakkanten 51 for pulsen 37' for den andre verdi, som vist i linje b) for tidsskjemaet i fig. 3. Dersom puls-repetisjons-frekvensen for klokke-puls-kilden 1 er høyere enn repetisjons-frekvensen for klokke-bit-sekvensen 33 for data-bitene, som vist i linje c) i fig. 3, vil tiden hvor prøve-pulsen 47' opptrer være forskjøvet mot bakkanten 50 av den korte puls 37. Dersom puls-repetisjons-frekvensen for klokke-puls-kilden 11 er lavere enn for klokke-bit-sekvensen 33 for data-bitene, vil opptredelsestidspunktet for prøve-pulsen 47'' The setting of the clock pulse counter 10 for the sample pulse 47 is chosen so that at a repetition frequency for the clock pulses from the clock pulse source 11 which corresponds to the repetition frequency for the clock bits from the data bit source 1 , the test pulse 47 will lie in the area of the transition 49 from the eighth to the ninth clock bit in a data bit, i.e. halfway between the trailing edge 50 of the pulse 37 for a value (LO) for the data bit and the trailing edge 51 for the pulse 37' for the second value, as shown in line b) of the time chart in fig. 3. If the pulse repetition frequency for the clock pulse source 1 is higher than the repetition frequency for the clock bit sequence 33 for the data bits, as shown in line c) in fig. 3, the time at which the test pulse 47' occurs will be shifted towards the trailing edge 50 of the short pulse 37. If the pulse repetition frequency for the clock pulse source 11 is lower than for the clock bit sequence 33 for the data bits, will the time of occurrence of the test pulse 47''

bli forskjøvet mot bakkanten 51 av den lange puls 37' for data-biten, som vist i linje d) i fig. 3. Som en sammenligning mellom linjene b), c) og d) i fig. 3 viser vil avviket av puls-repetisjons-frekvensen for klokke-puls-kilden 11 fra puls-repetisjons-frekvensen av klokke-bit-sekvensen 33 være be shifted towards the trailing edge 51 of the long pulse 37' for the data bit, as shown in line d) in fig. 3. As a comparison between lines b), c) and d) in fig. 3 shows, the deviation of the pulse repetition frequency of the clock pulse source 11 from the pulse repetition frequency of the clock bit sequence 33 will be

meget betydelig og kan strekke seg fra nesten halvparten til nesten det dobbelte av verdien av puls-repetisjons-frekvensen for klokke-bit-sekvensen. very significant and can range from almost half to almost twice the value of the pulse repetition rate of the clock-bit sequence.

I den viste utførelse styrer bit-telleren 15 prøve-signal-velgeren 14 slik at prøve-pulser rutes av en svitsj 16 til en utgang I fra prøves ignal-velgeren 14 bort til signal-inngangen 52 pa port-kretsen 7 som styres av buss-linjen 3. Dersom buss-linjen 3 befinner seg på hvilenivået 34 ved det tidspunkt da prøve-signalet 47 opptrer, vil port-kretsen bli forberedt slik at dette prøvesignal kan overføres som et ti 1bakesti11 ings-signal 53 gjennom en frakobl ings-krets 54 til tilbakesti Ilings-inngangen 55 til kant-detektoren 6 og tilbakestille sistnevnte til sin begynnelses-tilstand. Som et resultat av dette vil instruksjons-dekoderen 4 bli tilbake-stilt til sin start-modus 56 (linje c) i tidsskjemaet i fig. In the embodiment shown, the bit counter 15 controls the sample signal selector 14 so that sample pulses are routed by a switch 16 to an output I from the sample signal selector 14 to the signal input 52 on the gate circuit 7 which is controlled by bus - line 3. If the bus line 3 is at the rest level 34 at the time when the test signal 47 occurs, the gate circuit will be prepared so that this test signal can be transmitted as a back-tracking signal 53 through a disconnection circuit 54 to return the Ilings input 55 to the edge detector 6 and reset the latter to its initial state. As a result of this, the instruction decoder 4 will be reset to its start mode 56 (line c) in the timing diagram of FIG.

2). Dette inntreffer i den viste utførelse dersom de kanter som detekteres ikke hører til start-biten 23 men til en interferens-puls 57 som vist i linje a) i fig. 2 i bølgeformen for data-bit sekvensen 58. Dersom den første forkant 36 hører til en kontroll-bit 24 eller 25, blir port-kretsen 7 sperret ved prøvetagnings-tidspunktet, fordi kontrol1-bi ten har et lavere nivå. Port-kretsen 7 virker således som en kontrol1-bit-dekoder. Den tilbakestillings-puls som frembringes av klokke-puls-telleren 10 ved teller-tidspunktet z 9 overføres gjennom en frakobl ings-krets 59 til tilbakesti Ilings-inngangen 43 på kant-detektoren 12 og tilbakestiller sistnevnte, slik at klokke-puls-telleren 10 holdes i sin begynnelses-stilling inntil mottagelse av den neste puls-forkant. 2). This occurs in the embodiment shown if the edges that are detected do not belong to the start bit 23 but to an interference pulse 57 as shown in line a) in fig. 2 in the waveform for the data bit sequence 58. If the first leading edge 36 belongs to a control bit 24 or 25, the gate circuit 7 is blocked at the sampling time, because the control1 bit has a lower level. The port circuit 7 thus acts as a control 1-bit decoder. The reset pulse produced by the clock-pulse counter 10 at the counter time z 9 is transferred through a disconnection circuit 59 to the return path Ilings input 43 of the edge detector 12 and resets the latter, so that the clock-pulse counter 10 is held in its initial position until reception of the next pulse leading edge.

Ved tellingene b3 til b8 for bit-telleren 15 blir de elektroniske svitsjer 16 og 17 innstilt slik at prøve-pulsen for tellingen z8 for klokke-puls-telleren 10 rutes over en utgang II fra prøves ignal-velgeren 14 til skri ve-inngangen til data-bit hukommelses-rekken 18. I den viste utførelse er denne hukommelses-rekke konstruert som et skiftregister som når et prøvesignal 47 tilføres dens skri veinngang 60, lagrer det data-biter i sin data-inngang 61 og forskyver de tidligere lagrede data-biter én plass. At the counts b3 to b8 of the bit counter 15, the electronic switches 16 and 17 are set so that the sample pulse for the count z8 of the clock pulse counter 10 is routed via an output II from the sample signal selector 14 to the write input of data-bit memory array 18. In the embodiment shown, this memory array is constructed as a shift register which, when a test signal 47 is supplied to its write input 60, stores data bits in its data input 61 and shifts the previously stored data bites one space.

Ved den nest siste telling b8 av bit-telleren 15, vil den siste prøvepuls 47 bli tilført skri veinngangen til data-bit huk ommel ses-rekken 18, slik at adresse-biter til den overførte og mottatte data-bit-sekvens 58 tilføres data-inngangen til adresse-dekoderen 19. Dersom disse adresse-biter samsvarer med den adresse som er lagret i adresse-dekoderen 19, vil sistnevnte tilveiebringe et styre-signal 6 2 som er skjematisk vist i linje 1) i fig. 2, og som forbereder en port-krets 63 foran skri veinngangen 64 til instruksjons-hukommelsen 20. At the penultimate count b8 of the bit counter 15, the last sample pulse 47 will be supplied to the write input of the data bit huk ommel ses row 18, so that address bits of the transmitted and received data bit sequence 58 are supplied with data - the input of the address decoder 19. If these address bits correspond to the address stored in the address decoder 19, the latter will provide a control signal 6 2 which is schematically shown in line 1) in fig. 2, and which prepares a gate circuit 63 in front of the write input 64 to the instruction memory 20.

Data-bit-sekvensen 58 er avsluttet av en puls-forkant 65. Tel 1er-syklusen for klokke-puls-telleren 10 som begynner med denne kant 65 stepper bit-telleren 15 frem til sin siste telling b9 ved hvilken bit-telleren 15 innstiller de elektroniske svitsjer 16 og 17 slik at prøve-signalet 47 som deretter frembringes av klokke-puls-telleren 10 tilføres over en utgang III for prøvesignal-velgeren 14 og port-kretsen 63 til skrive-inngangen 64 til instruksjons-hukommelsen 20. Instruksjons-hukommeisen 20 vil således lagre de data-biter som tilveie-bringes på data-utgangene 21 fra data-bit hukommelses-rekken 18, - omformer disse data-biter til en instruksjon og frembringer et styres ignal som svarer til instruksjonen, som f.eks. det styre-signal S7 som er skjematisk vist i linje m) i tidsskjemaet i fig. 2. I den viste utførelsen opprettholdes dette styre-signal inntil en ny instruksjon settes inn i instruksjons-hukommelsen 20. The data bit sequence 58 is terminated by a pulse leading edge 65. The count 1er cycle of the clock pulse counter 10 starting with this edge 65 steps the bit counter 15 until its last count b9 at which the bit counter 15 sets the electronic switches 16 and 17 so that the sample signal 47 which is then produced by the clock-pulse counter 10 is supplied via an output III for the sample signal selector 14 and the gate circuit 63 to the write input 64 of the instruction memory 20. The memory 20 will thus store the data bits that are provided on the data outputs 21 from the data bit memory row 18, - transforms these data bits into an instruction and produces a control signal that corresponds to the instruction, such as . the control signal S7 which is schematically shown in line m) in the timing diagram in fig. 2. In the embodiment shown, this control signal is maintained until a new instruction is inserted into the instruction memory 20.

Ved den siste telling b9 i bit-telleren 15, forberedes port-kretsen 8 slik at ti 1bakesti11 ings-pulsen 48 som frembringes ved tellingen z9 i klokke-puls-telleren 10 tilføres tilbake-sti Ilings-inngangene til begge kant-detektorer 6 og 12. Instruksjons-dekoderen 4 svitsjes så tilbake til sin start-modus 56. I en annen utførelse vil, isteden for port-kretsen 8, signal-utgangen fra puls-forsinkelses-kretsen bli koblet over frakobl i ngs-kretsen 54 til tilbake-sti Ilings inngangen 55 for kant-detektoren 6 for start-bit dekoderen 5. Puls-forsinkelses-kretsen styres av en tilbakestillings-puls 39 fra utgangen 38 av kant-detektoren 6 og forsinker denne puls med en tidsintervall som er lenger enn varigheten av en data-bit-sekvens 50. At the last count b9 in the bit counter 15, the gate circuit 8 is prepared so that the backpath signal pulse 48 generated by the count z9 in the clock pulse counter 10 is supplied to the backpath signal inputs of both edge detectors 6 and 12. The instruction decoder 4 is then switched back to its start mode 56. In another embodiment, instead of the gate circuit 8, the signal output from the pulse-delay circuit will be connected via disconnect in the ngs circuit 54 to the back- sti Ilings the input 55 of the edge detector 6 for the start-bit decoder 5. The pulse delay circuit is controlled by a reset pulse 39 from the output 38 of the edge detector 6 and delays this pulse by a time interval which is longer than the duration of a data bit sequence 50.

Når det utstyr (ikke vist) som inneholder data-buss-systemet er slått på, vil en påslagnings-puls-generator tilbakestille kant-detektorene 6 og 12 til sine begynnelses-tilstander og innstille, ved sin innstillings-inngang 67 for instruksjons-hukommelsen 20, en forutbestemt instruksjon som frembringer et forutbestemt styre-signal, f.eks. Sl (linje m) i tidsskjemaet i fig. 2). When the equipment (not shown) containing the data bus system is turned on, a power-on pulse generator will reset the edge detectors 6 and 12 to their initial states and set, at its set input 67, the instruction memory 20, a predetermined instruction which produces a predetermined control signal, e.g. Sl (line m) in the timetable in fig. 2).

Ovenstående detaljerte beskrivelse av noen utførelses-eksempler av foreliggende oppfinnelse skal bare betraktes som eksempler og må ikke oppfattes som begrensninger av beskyt-telsens omfang. The above detailed description of some embodiments of the present invention should only be considered as examples and must not be understood as limitations of the scope of the protection.

Claims

1. Data bus system for a serial data bus containing at least one data bit source that provides a sequence of a given number of data bits for transmitting an instruction and at least one instruction decoder for converting the transmitted instructions to corresponding control signals, k a r a k- in that the data bus contains a single bus line (3) with a given rest level (34), that each data bit (24) is assigned a specific number of clock bits (32) for the data bit source (1) and begins with a leading edge (36) of a pulse (37) whose trailing edge (50) is separated by a first number of clock bits (4) from the leading edge (36) of the pulse (37) in the case of a data bit (24 ) representing a first binary value (LO) and a second larger number of clock bits (12) from the leading edge (36) of the pulse (37) in the case of a data bit (25) corresponding to a second binary value (LI ), that each data bit sequence (58) of an instruction begins with a start bit (23) whose end is formed by the leading edge (36) of the pulse (37) of the first data bit (24) in the data the bit sequence, and that, from the counter pulse sequence whose pulse repetition frequency is approximately equal to the frequency of the clock bits (32) which lie below the data bits, the instruction decoder (4) will produce a sample signal (47) for a clock pulse that is located halfway (49) of the distance between the leading edge (50) of said one binary value (LO) of the data bit (24) and the trailing edge (51) of the pulse of the other binary value (LI) of the data bit (25).

2. Data bus system according to claim 1, characterized in that upon receiving a start bit (23), the instruction decoder (4) will generate a set 1 in ngs signal (39) which sets the instruction decoder to a decode mode (41) for a given time period.

3. Data bus system according to claim 1 or 2, character in that a given number of data bits (24,25) that follow the start bit (23) in a data bit sequence (58) are control bits with a given constant value (LO), and that the instruction decoder ( 4) produces a return signal (53) which resets the instruction decoder to its start mode (56) when it samples a control bit having a value different from the control bit value a (LO).

4. Data bus system according to any one of the preceding claims, characterized in that predetermined data bits (26,27) in the data bit sequence (58) are address bits, and that instruction the decoder (4) comprises an address decoder (19) which, upon receiving address bits assigned to the instruction decoder, produces a decode signal (62) which prepares the decoding of the data bits (28-31) or the input of the control signals (S1, S7) corresponding to the decoded instruction.

5. Instruction decoder for a data bus system according to any one of the preceding claims, characterized in that it comprises a start bit decoder (5) which produces an initiation signal (39) for a trial signal - selector (14) upon receipt of a start bit (23) for a data bit sequence (58), a sample signal generator (9) containing a clock pulse counter (10) which is clocked by a clock-pulse source (11) and which advances the sample signal selector (14) step by step with a given counter output (z7) for the clock-pulse counter, and an edge detector (12) which, after receiving of a pulse edge (36) marking the beginning of a data bit (24), interrupts the output signal to reset and query the clock pulse counter, and that in selector paths (I) for control bits (24,25), the sample signal selector (14) will supply sample pulses (47) produced by the sample signal generator (9) to a control1 bit decoder (7) which provides a reset in ngs signal (53) for start-bit decoders n (5) at the sampling time (49) if no control bit is detected, and that in the selector path the Ilings (II) for the data bits (26-31) the sample signal selector (14) will supply said sample pulses to a data bit memory array (18) to cause the added data bits to be transferred to said memory array (18) and that in a final selector step (III), the sample pulses (47) which is supplied to the writing input (64) of the instruction memory (20) cause the supplied data bits (28-31) to be transferred to said instruction memory (20) and send out control signals (S1) which correspond to the associated instructions.

6. Instruction decoder according to claim 5, c a r a c t e r i - characterized in that it comprises a gate circuit (63) which is connected in front of the write input (64) of the instruction memory (20) and which is controlled by an address decoder (19).

7. Instruction decoder according to claim 5 or 6, k a r a k- i.e. in that it comprises a pulse delay circuit which is arranged between the output (38) and the feedback input (54,55) of an edge detector (6) for the start bit decoder (5) and produces a delay which is longer than the duration of a data bit sequence (58).