JPS62192842A

JPS62192842A - 事象配分・結合装置

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Publication number: JPS62192842A
Application number: JP62024441A
Authority: JP
Inventors: ミシェル・ディ・カーセンブロック; デビィド・エイ・ロウリー; グレゴリ・ディ・ハリス; ミシェール・ディ・ヘンリ; フランシス・デビィド・コールメイヤー
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1986-02-17
Filing date: 1987-02-04
Publication date: 1987-08-24
Anticipated expiration: 2009-03-02
Also published as: DE3684701D1; EP0237680A2; JPH0616277B2; CA1277393C; EP0237680B1; EP0237680A3; US4789789A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、′電子制御システム、特にトリガ金かけるた
めに事象検出信号を論理的に結合し、同期させ、配分す
るｉｔに関するものである。

〔発明の概要〕

本発明は、電子制御システムにおいて、事象検出信号が
所定の・やターンに合致したときトリガ信号を発生する
ためプログラム可能なエンコーダ及びデコーダを用いる
ことにより、配線量を減らすと共に高速動作を可能とし
たものである。

〔従来の技術及び問題点〕

電子制御システムは、一般に種々の外部事象（ａｖａｎ
ｔ）　ｆ検出するとデジタル指示信号を発生する事象検
出器を具えており、この指示信号を論理的に結合して被
トリガ装置を制御す、ｂ　）　ＩＪガ信号を発生してい
る。複雑なシステムは、多くのかような事象検出器によ
り必要゛な情報を供給して多くの被トリガ装置全制御し
ている。しかし、回路基板の如き同一装置モジュール内
に事象検出器及びトリガ発生回路全配置するのは不可能
なことが多く、複雑なシステムでは、事象演出、き及び
トリガ発生回路を相互接続するため装置モジュールから
装置モジュールへと広範囲にわたって配線しなければな
らないことが多い。更に、各モジュールが独自のクロッ
クを有する装置モジュール群では事象及びトリガ信号は
しばしば同期した信号であるが、異なるモジュールに属
する事象及びトリガを同期させることは、一般に困難で
ある。

制御回路の麓を減らすため多重化（ｍｕｌｔｉｐｌ＠ｘ
ｉｎｇ）装置が開発され、これによって、１つの装置モ
ジュール内の多くの位置に生じる制御信号を直列データ
に変換し、２本の線を介して遠隔の装置モジュールに転
送している。かような多重化技術は、大型制御システム
内の装置ラック間のパネル相互の配線を減らすのに特に
効果がめる。しかし、直列変換をする多重化装置は、一
般に複雑な回路を具えており、小さい装置モジュール間
のトリガ信号の相互連絡を行なわず、高速動作には不適
である。

現在要求されるものは、相互接続配線量が少なく且つク
ロックが異なる事象及びトリガを同期させることかでき
、１つの制御システム内の事象検出器と被トリガ装置と
を論理的に相互接続する手段である。

したがって、本発明の目的の１つは、事象検出器及び被
トリガ装置をインタフェースするのに必要な相互接続配
線量が最少となる新規で改良された事象配分゛・結合装
置の提供にある。

本発明の他の目的は、事象検出信号が予め選択した組合
せ（結合）に合致するとトリガ信号を発生する新規で改
良された事象配分・結合装置の提供にある。

本発明の更に他の目的は、事象の選択した組合せに応答
してトリガ信号を発生するように容易にプログラム及び
再プログラムのできる新規で改良された事象配分・結合
装置の提供にある。

本発明の別の目的は、事象検出信号をシステム・クロッ
クに同期させると共に、トリガ信号を被トリガ装置のク
ロックに同期させることができる新規で改良された事象
配分・結合装置の提供にある。

〔問題点を解決するための手段及び作用〕本発明におい
ては、各モジュールが１つ以上の事象検出器を含むか又
はこれらとインタフェースする独立の装置モジュール群
を有する制御装置を、１つ以上の事象論理ユニット（エ
ンコード手段１）と共に設ける。この事象＃ａ埋ユニッ
トａ、事象検出器からの入力・１ｇ号（２進事象指示信
号）の論理結合によって決まる状態の１組のデジタル出
力信号（並列事象コード信号）を発生するものである。

事象論理ユニットの一出力信号は、システム内の各モジ
ュールを並列に相互接続する１組の導線（ライン）から
成る「中間機能パス」に出力させる。

そして、１つ以上の被トリガ装置ヲ含むか又はこれらと
インタフェースする各装置モジュールを１つ以上のトリ
ガ調理ユニット（デコード手段）と共に設ける。この論
理ユニットの各々は、中間機能パスのラインに生じる信
号の予め選択した論理結合によって決まる状態のトリガ
信号を発生する。

上記の事象論理ユニットは、多くの事象指示信号により
伝達される４！象情報を簡潔な並列コードにエンコード
（符号化）し、この並列コードは、比較的小さい並列パ
スによりモジュールからモジュールへ伝送される。トリ
ガ論理ユニットは、この並列コードをデコード（復号）
してトリガ動作を開始する。

また、本発明においては、各事象論理ユニット及び各ト
リガ論理ユニットはプログラム可能であり、各トリガ論
理ユニットが事象検出信号の予め選択した組合せのどれ
かが生じた時にトリガ信号を発生するようにでき、その
組合せの選択も容易に変更することができる。

更に、本発明においては、事象又はトリガ論理ユニット
を含む各装置モジュールと共に、こｎら論理ユニットを
プログラムするのに用いる信号を発生する制御器を設け
る。別のパスによシ各モジュールの制御器を相互接続す
れば、コンピュータ端末の如き中央の操作者用インタフ
ェース装置から操作者が事象８埋及びトリガ論理ユニッ
トを再プログラムすることができる。

また、本発明においては、事象同期回路により、事象論
理ユニットに供給する前にシステム・クロック・パスに
パルスが発生するまで、事象検出器からの各信号全遅延
させることができる。同様に、被トリガ装置からの次の
クロック・パルスが発生するまで、トリガ同期回路によ
り谷トリガ論理ユニットの出力全遅延きぜることができ
る。このようにして、装置モジュール、事象及び被トリ
ガ装置の動作がすべて異なるクロックに対して同期する
と、事象及びトリガか一致する。

〔実施例〕

第１図は、本発明による事象配分・結合装置の実施例を
示すブロック図である。本装置は、１組の事象発生器Ｃ
Ｉ２内で生じた事象に応じて１組の事象検出器α滲が発
生する入力事象指示信号の所定パターンに↓−６答して
、１つ以上のトリガ信号を被トリガ装置α１に送出する
ものである。本装置は、事象検出器ＣＬ４１及び被トリ
ガ装置（１０′に回路基板の如き分離した装置モジュー
ル上に設けｆｃシ、アクセスしたジする場合に、事象検
出器（ロ）及び被トリガ装置α０を相互接続するのに必
要な配線量が最少になるものである。本装置はま九、モ
ジュールが別々のクロックの下で動作するとき、モノニ
ール間の事象検出とトリガ送出とを同期はせるのに適す
るものである。

第１図の装置ｉＩｔは、１つ以上の事象検出器（１虐か
らの事象指示信号を受ける各モジュールに設けた１つ以
上の事象論理ユニット（エンコード手段）■と、各被ト
リガ装置叫にアクセスするための各モジュールに設けた
１つ以上のトリガ論理ユニット（デコード手段）Ｑ埴と
を有する。図では、簡単のため両輪埋ユニットを１つの
み示す。また、１つ以上の事象又はトリガ論理ユニット
を含む谷モジュールに、１つの制御器（ロ）を取付ける
。複数の尋体、すなわち中間機能パス（ＩＦＢ）（ハ）
により、事象論理ユニット■及びトリガ論理ユニット０
埠のすべてを並列に相互接続する。このＩＦＢ−は、モ
ノニール間に復号した情報を伝送する１組１４本のライ
ン（導線）から成る。

各事象論理ユニットｃ！ｔＪは、６つまでの事象検出器
α４が発生する事象指示信号を監視し、入力事象指示信
号の１つ以上の特定パターンに応答して信号の所定・々
ターン（並列事象コード信号）をＩＦＢ（ハ）に出力す
るようにプログラムできる。各トリガ論理ユニット働は
、ＩＦＢ（至）のラインの状態を監視し、ＩＦＢ（ハ）
に１つ以上の所定ビット・パターンを検出すると出力ト
リガ信号を発生するようにプログラムできる。各モジュ
ールの制御器ｏ４は、事象論理ユニツ）Ｍ及びトリガ論
理ユニット０すに供給する制御信号を発生する。これら
の制御信号は、モジュールの事象論理ユニット■及びト
リガ繊埋ユニットＯａのノ！ターン発生及びその認識動
作をプログラムするのに使用する。各制御器（ロ）は、
他の制御バスＯＱによりアクセスする。すなわち、この
バス図ハ、マイクロコンピュータ・システムの如き外部
操作者用インタフェース装置から制御器（ロ）ヘゲログ
ラミング・ｒ−夕を伝送する。

本発明は、ＩＦＢＣ２４を効率的に使用することにより
、入力事象と出力トリガ信号を一致するように調整する
に必要なモジュール間の配ＩｖＪ！量を最少にしうる。

ＩＦＢの１４本のラインは、多くの異なるビット・パタ
ーンを伝送できる。各事象論理ユニット（ト）は、入力
事象指示信号の特定／４’ターンに応答してこれらビッ
ト・ノ９ターンのどれか１つを発生するようにプログラ
ムでき、各トリガ論理ユニット０■は、ＩＦＢのどｎか
のビット・パターンに応答してトリガ信号を発生するよ
うにプログラムできる。事象及びトリガ＠埋ユニット’
に注意深く予めプログラムすることにより、この事象配
分・結合装置は、　　ＩＦＢ（ハ）の１４本の相互接続
ライン全便用するだけで多くの独立した装置モジュール
における多くの事象／トリガ動作を調整できる。

各事象ｔ、甫埋ユニット雪は、事象検出器α嗜からの出
力信号を受ける６つの事象同期回路四と、これら事象同
期回路（ｌｔｉからの出力信号金堂ける１つのプログラ
ム可能な（プログラマブル）論理装置（ＰＬＤ）　Ｑ８
　ト、ＰＬＤ　ａ８　ノ１４　個ノ出力端子ｔ７）１ツ
とＩＦＢ（財）の１４本のライン中の１本との間にそれ
ぞ扛装置された１４個のイネーブル回路■と全具えてい
る。

事象同期回路ｑＱハ、システム・クロック・ライン（１
）にょ９各事象同期回路に伝送されるシステム・クロッ
ク信号からパルスを受けるまでＰＬＤａ峰へのＳ象指示
信号の転送を遅延させて、事象指示信号をシステム・ク
ロックに同期きせる。任意のモジュール、事象発生器又
は被トリガ装置の動作の時間を合せるのに用いるクロッ
クとは無関係な任意の適当な周波数のクロック・パルス
源により、クロック・ラインＱ　ｋ　ｆ６１１　＃して
もよい。

ＰＬＤ　（ｌｌｊは、独立した２進出力値号を１４個の
対応するイネ−モル回路四の各々に転送する。各出力信
号の状態は、事象同期回路α句からの入力信号状態のパ
ターンに応じて設定される。ＰＬＤα尋出力信号状悪と
状態信号・ぐターン間の関係は、制御器（ロ）からの制
御線（至）の’１ｔｉｌＪ御信号によ９て決定する・各
イネ−グル回路（４）は、ただ１つの２進出力ｆｔＩＦ
Ｂ（ハ）の１４本のライン（ＩＦＢ　Ｏ〜ＩＦＢ　１３
　）の１つに送出する。各イネーブル回路には４つの動
作モードがあり、これらの動作モードは制御器（ロ）か
らの制御器（６）によって制御される。第１の動作モー
ドにおいて、イネーブル回路はその入力と同じ状態の出
力を発生するが、第２の動作モードにおいては、イネー
ブル回路はその入力を反転した出力を発生する。第３動
作モードにおいては、イネーブル回路（財）はその入力
状態に関係なくその出力全連続的に低状態に維持する。

また、第４動作モードにおいては、イネーブル回路はそ
の出力を連続的に高状態に維持する。

ＩＦＢ（ハ）の１４本のすべてのラインは、トリガ論理
ユニット０■内のプログラマブル論ｊｌ製ｆｉ　（ＰＬ
Ｄ）四に結合される。各トリガ論理ユニット０′４は、
ＩＦＢ（ハ）の各ラインに結合した入力端を有する１つ
のＰＬＤに）を具えている。ＰＬＤ（ハ）は、ＩＦＢ（
ハ）の入力信号の特定／４’ターンに応答して出力信号
（ＴＲｃ）ｋ発生するが、この特定パターンは、制御器
（ロ）から制御線−を介して送られる制御データによっ
て決まる。各トリガ論理ユニット０４はまた、トリガ同
期回路−を具えており、このトリガ同期回路（７）は、
ＰＬＤ　（ＩＱから受けるＴＲＧ信号に応答して被トリ
ガ装置αｑにトリガ信号を印加するが、被トリガ装置１
．１０の動作が自己のクロックに同期している場合、ト
リガ同期回路（７）は、ＴＲＧ信号の検出後に被トリガ
釦１０が発生するクロック信号（ＣＬＫ）の第トクルス
の前縁にてトリガ信号を発生する。被トリガ装置αＯが
非同期で動作するものである場合、制御器（ロ）からト
リガ同期回路（至）へ制御線（３′／）ｆ介して送られ
る「非同期」信号により、同期回路（７）は、ＴＲＧ入
力信号ｉ　ＣＬＫ信号に同期することなくトリガ信号と
して直ちに被トリガ装置ＣＩＱへ通す。

制御器（ロ）は、シフト・レジスタと、制御パス（至）
からのデータをこのシフト・レジスタに蓄積するための
パス・インタフェース回路とを具えたものが適当である
。市１ｊ御器（ロ）のシフト・レジスタは、パスＯＱの
直列データ・ラインを介して１組の直列形式のビラトラ
受けると、制御線０乃、（至）、０ｑ及び（６）に１組
の並列出力ビットを発生する。制御器（ロ）内のシフト
・レジスタはクロック・ライン四のクロック・・やルス
を受けると１度に１ビツトがロードされるので、各プロ
グラマブル装置に供給される制御データは再プログラム
期間中に連続的に変化し、各プログラマブル装置に一連
の中間状態が起こる。この状態で、この装置に意図しな
い入出力関係が生じて、期待しないＴＲＧ信号が発生さ
れる可能性がある。このシステムを再プログラムする前
に各トリガ同期回路（ハ）のトリガ信号出力の状態を凍
結することによシ、ＴＲＧ信号の変化が被トリガ装置の
どれかを偶然トリガするのを防止しうる。制御器（ロ）
に、再プログラムをする期間中、トリガ同期回路（７）
への制御線−にプログラムネ信号を出力させないで、第
１図の各トリガ同期回路■のトリガ信号出力の状態を維
持させる。このシステムが再プログラムされていない場
合、プログラムネ信号を連続的に出力させる。プログラ
ムネ信号は、制御パス（至）により各制御器（に伝送さ
れ、制御器（ロ）により制御線０１全介してトリガ同期
回路（７）に送られる。

第２図は、第１図のイネ−モル回路四の例を詳細に示す
ブロック図である。このイネーブル回路□□□は、ナン
ド・ｙ−トｍ及び排他的ノア（ＸＮＯＲ）ダート＠ηを
具えている。ナンド・ダート（４０は、ＰＬＤ　翰から
出力ビラトラ受ける１つの入力端子と、制御！　（４２
）の１本と介して制御器■から送られるイネーブル信号
を受ける第２入力端子とを具えている。ナンド・デート
Ｑｄの出力はＸＮＯＲｃ　−Ｈυの一方の入力端子に供
給し、別の制御線Ｑ２　ｋ介する制御器（ロ）からの設
定信号はＸＮｏＲｙ　−ト＠υの第２入力端子に供給す
る。ＸＮＯＲｆ　−ト１ηの出力端子は、ＩＦＢ−の１
本のラインに結合される。制御器（ロ）からのイネーブ
ル信号が低ならは、ナンド・デート（９）の出力は、Ｐ
ＬＤ　叫からの入力信号状態に関係なく高である。よっ
て、制御器＠は、イネーブル線を低に保持することによ
り、ＰＬＤ　（１５の入力信号によるイネーブル回路■
の出力に対する影響を阻止できる。一方、制御器（ロ）
からのイネーブル線が高だと、ナンド・ｙ−ト（７）の
出力状態は、ＰＬＤ　翰からの入力信号状態の逆となる
。

ＸＮＯＲダートけりの両方の入力が同じ論理レベル（共
に高又は低）ならば、このｒ−トの出力は高であり、２
つの入力が異なる論理レベルならば、このｒ−トの出力
は低である。制御器（ロ）からの設定信号が高ならば、
ＸＮＯＲゲート＠υの出力状態はナンドデート００の出
力状態と等しい。１Ｘｉｌｌ　ｄ器（ロ）からの設定信
号が低ならば、ＸＮＯＲｅ　−ト（４υはナンド・ダー
トＱＯの出力を反転させる。したがって、イネーブル回
路盤に供給される設定及びイネーブル信号の状態に応じ
て、回路（イ）の出力状態は、ＰＬＤａ綽からのデータ
入力の状態に等しくなったり、データ入力状態の逆にな
ったり、入力データ状態に関係なく高又は低になったり
する。

第３図は、第１図のプログラマブル論理装置（ＰＬＤ）
α煙の好適な具体例を示すブロック図である。

ＰＬＤ（１８は１４個のナンド・ｆ−ＩＱ４を具えてお
り、各ナンド・ｙ−トは対応する６個１組のイネ−モル
回路？ルの出力を加算する（論理積金とる）。イネ−モ
ル回路ψ時は、第２図のイネ−グル回路（ホ）と同じも
のである。第３図では、１個のナンド・ｒ−ト（ト）及
びそれに対応しｔ１組のイネ−グル回路？υのみを示す
。各組の各イネーブル回路Ｑ］）は、第１図の事象同期
回路αＱから６つの事象信号の１つの出力を受けるが、
どの１つの事象同期回路αＱの出力も１４個のナンド・
ダート（ト）の各々に対応する１つのイネ−モル回路？
復の入力に共通に結ばれている。制御器（ロ）は、各イ
ネーブル回路Ｑ１）へのイネーブル及び設定制御線の状
態を制御することにより、各イネーブル回路（ハ）が対
応する事象同期回路αｅからの信号を選択的に通過させ
たり、反転したり又は阻止したシするようにＰｔＯ２日
をプログラムできる。事象信号が阻止されるとき、高又
は低電圧がどれかのナンド・デート（財）の対応する入
力端に選択的に供給される。よって、事象同期回路←０
からのｒ−夕信号が選択したノ９ターンのどれかに合致
するとＩＦＢ（ハ）の各ラインに選択した状態の出力信
号が発生するように、ＰＬＤα１υプログラムすること
ができる。

第４図は第１図のトリガ論理ユニット０４０プログラマ
ブル論理装置１ｆ（ＰＬＤ）（７）の例を示すブロック
図である。ＰＬＤｉは、上述した第２図のイネーブル回
路（４）と同様な１４個１組のイネーブル回路盤を具え
ており、各イネーブル回路は、ＩＦＢ（財）中の１本の
ライン全１４個の入力端子をもつナンド・ダート（６）
の１つの入力端子に結合している。ナンド・ゲート卿の
出力はＸＮＯＲケ９−ト□□□の一方の入力信号として
供給され、制御器（ロ）からの制（ｉｌｌ線（ト）の設
定制御信号はＸＮ０Ｒｅ−１（ハ）の他方の入力端子に
供給される。ＸＮ０Ｒｆ−）（ハ）の出力は、トリガ同
期回路翰への入力信号（ＴＲＧ）となる。制御器（ハ）
は、ライン（６）上の設定及びイネーブル信号を使用し
て第３図のＰＬＤ　（１８の動作をプログラムするのと
同様に、ＰＬＤ（至）のイネ−モル回路峙及びＸＮＯＲ
ゲート翰に供給されるライン（６）上の設定及びイネー
ブル信号の状態を予め適当に定めることにより、ＰＬＤ
ｍｔプログラムし、　ＩＦ’Ｂライン上に現われる選択
したビット・パターンのどｎかを検出して高又は低のど
ちらかに設定したトリガ信号を発生させることができる
〇第５図は、第１図の事象同期回路αＱの好適な具体例を
示すブロック図である。この事象同期回路α１ハ　ＲＳ
フリップ・フロッグｅ＊、Ｄ型フリッグ・フロッグ曲、
（７）及びインバータもの、−１■金具えている。ＲＳ
フリップ・フロラｆ（ト）のセット入力端Ｓが低（論理
「０」）状態にセットされると、このクリップ・フロン
ｆαＱの出力端Ｑは高（論理「１」）にセットでれる。

また、クリップ・７０ツブ（ト）のリセット入力端Ｒが
論理「ｏ」にセットされると、この７リツプ・フロップ
の出力端Ｑは論理「０」にリセットされる。Ｄ型７リツ
プ・フロッグ（ロ）及び（７）は、Ｔ入力端に供給さｎ
るクロック・パルスの立上が９縁においてＤ入力端に「
１」が供給されていれは、Ｑ出力端に「１」を発生し、
−Ｑ出力端に「０」を発生する。また、クロック・パル
スの立上がり縁の間り入力端が低ならば、Ｑ出力端は「
０」にリセットされ、−Ｑ出力端は「１」にリセットさ
れる。

ＲＳフリツｆ−フロップ（９）のセット入力端Ｓに、第
１図の事象検出器α青からの入力信号を供給する。

フリップ・フロッグ（９）のＱ出力端を７リツプ・ブロ
ック図のＤ入力端に接続し、フリップ・７０ツグ＠峠の
Ｑ出力端を７リツプ・フロッグ図のＤ入力端に接続する
。クリップ・フロッグ図の−Ｑ出力をインバータ（転）
で反転して、第１図のＰＬＤ（財）への同期出力信号と
する。また、インバーターの出力は次にインバーターで
反転して、ＲＳＳフリラグ７０ツグ（ト）のリセット端
子Ｒに供給する。クロック・ライン四のクロック信号を
７リツプ・フロップ（ト）のＴ入力端に供給し、この同
じクロック信号をインバータ曽で反転してフリップ・フ
ロッグ図のＴ入力端に供給する。したがって、フリップ
・７０ツグ囮ハライン（７）のクロック・ノ卆ルスの立
上が９縁のみで状態を変化させ、一方、クリップ・７０
ツブ関はライン翰のクロック・パルスの立下が９縁のみ
で状態′ｔ−変化嘔せる。

初めに、クリップ・７０ツブ０Ｑのセット及びリセット
の内入力端Ｒ，Ｓが高、Ｑ出力端が低で、インバーター
における事象同期回路αＱの出力が低で、４！象検出器
α脣から７リツプ・フロンｆ（ト）への入力が事象の発
生金示す低になっていたと仮定すると、フリップ・フロ
ンｆ（ト）のＱ出方は高状態にラッチされる。フリップ
壽フロッグ（ト）は、ライン四のクロック・パルスの次
の立上がり縁で状態を変化させ、そのＱ出力を高に駆動
する。次に、フリップ・７０ツブ■は、ライン（４）の
次のノ９ルスの立下がシ縁で状態を変化させ、−Ｑ出方
を低に駆動する。インバーターは、インバータ■の出方
が高になると７リツプ・フロンｆ（，４４の反転リセッ
ト入力端Ｒを低に駆動して、反転セット入力端Ｓが再び
高になったときフリップ・フロップ（ト）のＱ出力をリ
セットする。セット入力端Ｓがまだ低であれば、セット
入力端が高になるまでフリップ・フロンｆ−はセットを
維持する。７リツグ・７０ツｆ（ト）のリセットにより
、システム・クロック・ノ臂ルスの次の前縁で７リツプ
・７０ツブ（ロ）ハリセットはれ、次のシステム・クロ
ック・パルスの後縁で７リツプ・フロッグ図はリセット
されるので、インバータ６２における事象同期回路αＱ
の出方は再び低になる。

こうして、クリップ・７０ツブ９Ｑは４１象検出器α４
からの信号をラッチし、一方、フリップ・フロンｆに）
及び−は、次のクロック・パルスが開始するまで事象信
号のＰＬＤａ印への転送を遅らせ、少なくとも１クロツ
ク・サイクル期間中確実にＰＬＤａ樽への事象信号を高
に維持する。事象検出器α４からの信号は、フリップ・
フロツノ（ト）をセットするのに充分な時間のみオンに
維持すればよく、クリップ・ブロック図及び輪の２重り
ロック動作は憩不安定入力状態にならないように保護し
、事象指示をシステム・クロックに同期させる作用をす
る。

第６図は、第１図のトリガ同期回路−の例を示すブロッ
ク図である。このトリガ同期回路＠は、第１図の被トリ
ガ装置α０へのトリガ信号を発生するために、Ｄ型７リ
ツプ・フロツｆ■２輪、透明な（入力信号をそのｔま出
力端に伝える）ラッチＩＩ）、スイッチｑ４及び駆動増
幅器−を具えている。

第１図のＰＬＤに）からのＴＲＧ信号は透明ラッチ旬の
Ｄ入力端を駆動し、一方、第１図の制御器（ロ）からの
制御線（ト）のプログラム＊信号は、ラッチ拘のＧ入力
端全制御する。透明ラッチｆ５１）は、Ｇ入力が高のと
きＤ入力端のＴＲＧ信号の状態をＱ出力端に転送し、Ｇ
入力端が低になるとＱ出力端の状態を凍結する。したが
って、システムの再プログラム動作期間中プログラム＊
信号が出力されないと、ＴＲＧ信号はラッチＩυのＱ出
力に全く影響しないのでトリガ信号の状態が固定される
。制御器＠がらの非同期信号はスイッチｑ→の切替え状
態全制御し、スイッチヴ４の切替制御入力として供給さ
れる非同期３３号が制＃線０′ｉ）に出力されると、ス
イッチｆ４）はラッチ匈のＱ出力端を増幅器−の入力端
に接続する。よって、第１図の被トリガ装置αＱが非同
期で動作するものである場合、非同期線０７１１に出力
が現われ、ラッチ０】）のＱ出力端に現われたＴＲＧ信
号は、直ちに増幅器Ｕの入力端に送られ増幅器−のトリ
ガ信号出力を開始させる。

ラッチ（６１）のＱ出力端を７リツプ・フロラｆ輪の反
転リセット入力端Ｒに接続し、ラッチ…のＤ入力端を論
理「１」のレベル源に接ぎ、ラッチ−〇Ｔ（クロック）
入力端を被トリガ装置αｑからのＣＬＫ信号により匍］
御する。フリップ・フロッグ…のＱ出力はフリップ・７
０ツｆＯののＤ入力全駆動し、一方、被トリガ装＊αｑ
からのＣＬＫ信号Ｖｉ７１Ｊツブ・フロップ＠ので入力
端を制御する。制御線０７）の非同期信号が出力されず
、第１図の被トリガ装置αｑが同期して動作するもので
あるとき、スイッチｇ◆は７リツデ・７０ツプロのＱ出
力端を増幅器−の入力端に接続する。

増幅器−のトリガ信号出力が低になると、このトップ信
号は被トリガ装置をトリガしようとする。

トリガの同期モードにおいて、ＰＬＤ（ト）からのＴＲ
Ｇ信号が高である間、クリップ・フロップ（ｙ３及びＱ
のＱ出力を高に維持し、スイッチＧ’４）の出力を高圧
維持し、トリガ信号を高に維持する。ＰＬＤ□□□がら
のＴＲＧ信号が低になって、　ＰＬＤ（イ）が装置（１
０全トリガすべきであると判断したことを示すと、フリ
ップ・７０ツブ４３０は直ちにリセットし、そのＱ出力
を低にする。フリップ・フロップ輸は、装置（ＭＪから
のＣＬＫパルスの次の立上がり縁でリセットし、そのＱ
出力及びスイッチＱ４の出力金低にして、増権器−に被
トリガ装＠、四に作用する低のトリガ信号を発生きせる
。クリップ・７０ッｆ句のリセット入力端Ｒに供給嘔れ
るＰＬＤ　Ｅ＃からのＴＲＧ信号が低に維持でれる間、
トリガ同期回路（ハ）は、被トリガ装置α０への低トリ
ガ信号を発生し続ける。ＰＬＤに）からのＴＲＧ信号が
高状態に戻った後の次のＣＬＫ）Ｊ？ルスの立上がシ縁
で、フリップ・フロップ１３０はセットする。そして、
次のＣＬＫパルスの立上がり縁で７リツプ・フロンｆｆ
１２）がセットし、フリップ・フロッグ劫のＱ出力が高
になシ、スイッチ（ハ）の出力が高になるので、駆動増
幅器−が発生するトリガ信号はオフ（高）になる。した
がって、トリガ同期回路（至）は、ライン（ロ）の非同
期信号が低に維持されるとき、この被トリガ装置１（１
１へのトリガ信号の開始及び終了を被トリガ装ＷＬαＱ
からのＣＬＫ　、４１ルスに同期させる。

本発明の事象配分・結合装置は、後述のようにプログラ
マブル論理の３つのレベル（段階）全有する。これらの
レベルは、事象検出器α噌が検出する予め選択した事象
の組合せにより物理的に分離したコンンｊ？−ネント・
モジュールに取付けた被トリガ装置（１０の選択した組
合せをトリガするので、モジュール間の結線を減らすこ
とができる。プログラマブル論理の各レベルは、複数の
２進入力を受けて単一の２進出力を発生し、この出力の
状態が入力状態の任意所望の組合せで決まるように設計
する。一般に、プログラマブル論理の谷レベルは、第１
グループのイネ−グル回路に等価なものと、ナンド又は
アンド・ｒ−トと、付加的なイネーブル回路とを含む。

第１グループの各イネーブル回路は、１つの入力信号を
受け、入力信号と同一もしくは反転した論理レベルとな
るか又は入力信号の状態に関係なく連続的に高又は低に
維持されるようにプログラムできる出力信号を発生する
。

第１グルーグの出力をナンド（又はアンド）ｒ−トと結
合し、このナンド（又はアンド）デートの出力を付加的
イネーブル回路に入力として供給する。この付加的イネ
ーブル回路は、単一ビットの出力を発生する。この配置
により、入力信号の任意所望のパターンでどちらかの状
態の単一出力信号を発生できる。

第７図は、本発明によるプログラム能力のレベルを示す
ブロック図である。プログラム能力の第ルベル（レベル
１）は、イネ−グル回路（イ）に結合した各モジュール
内の各ＰＬＤα稀により構成されている。各ＰＬＤα８
は、１組６個のイネーブル回路（財）を１４組含んでお
り、１組ずつＩＦＢの各ラインに対応している。第７図
に、パス・ラインＩＦＢ　Ｑに対応した１組を示す。イ
ネーブル回路いηの各組は、事象検出器α４から６つま
での事象指示入力を受け、イネーブル回路２１の６つの
出力をナンド・ダート■に入力として供給する。ナンド
・ダート（ト）の出力をイネ−モル回路翰の入力端に供
給し、このイネーブル回路（財）はＩＦＢＯを制御する
信号出力を発生する。よって、プログラム能力の第ルベ
ルは、入力事象指示信号状態の任意所望の組合せに応じ
てＩＦＨの各ラインを高又は低に駆動でき、また入力事
象の状態に関係なく連続的に高又は低に駆動できる。

便宜上、プログラム能力の第２レベルの説明は、プログ
ラマブル論理の第３レベルの説明の後に行なう。プログ
ラム能力の第３レベル（レベル３）は、システムにおけ
る全ＰＬＤ（イ）によって与えられる。ＰＬＤに）の谷
々は、ラインＩＦＢ　Ｏ〜１３の１つより人力を受ける
１４個１組のイネ−グル回路（財）と、これらイネーブ
ル回路■の出力を受けるナンド・ゲート榊と、ナンド・
ｒ−トＸの出力を受け、ＴＲＧ信号を発生するＸＮ０Ｒ
ｅ−１に）とを含む。また、破線で示すように、他のナ
ンド・ｅ−［１ηをナンド・ダート（９）の出力端とＸ
ＮＯＲデート□□□の入力端間に挿入してナンド・ｆ−
）−力及びＸＮＯＲデート■；完全なイネーブル回路を
構成するようにし、ナンド・ｆ−）（９）の出力をイネ
ーブル制御するようにしてもよい。適切な位置に設けた
ナンド・デート（ロ）により、ＰＬＤ（７）は、ライン
ＩＦＢ　Ｏ〜１３の状態の任意の組合せで決まる状態の
ＴＲＧ信号を発生し九り、又は（ナンド・ダートけηへ
のイネーブル信号を低に維持して）　ＩＦＢラインの状
態に関係なく連続的に高又は低状態のＴＲＧ　１ｇ号を
発生したシすることができる。しかし、これは、イネー
ブル回路＠へのすべてのイネーブル信号入力を出力しな
い場合に行なえることである。しｆｃ、かって、第４図
の好適な例では、実用性を損うことなく、ナンド・ｃ−
ト＠７）ｔｐＬｎＨから省略している。

プログラム能力の第２レベル（レベル２）は、レベル１
の全出力を入力とし、レベル３の全入力を出力として発
生するものである。レベル２の各出力は、幾つかのレベ
ル１出力の選択しｆｃ組合せにより決定される状態であ
ったり、又は連続的に高又は低に維持されたりする。或
いは、各々が１つのモジュール図の１つのイネ−モル回
路四の出力を受ける１組のイネーブル回路ｆ！１４１′
−よシレペル２のプログラム能力を与えてもよい。イネ
ーブル回路（財）の出力をアンド・ｒ−ト（財）の入力
端に与え、このアンド・ｆ−）Ｈの出力端をイネーブル
回路（イ）の入力端に接続する。イネーブル回路−の出
力は、ＩＦＢラインの１つ（この例の場合ＩＦＢＯ）ｔ
−駆動する。よって、プログラム能力の第２レベルは、
モヅユール■からのレベル１出力状態の任意の組合せに
応じてＩＦＢラインの任意の１つの状態を設定したり、
又はモジュール■の出力状態に関係な（ＩＦＢラインを
連続的に高又は低に設定し次シすることができる。しか
し、各イネーブル回路（２）はイネーブル回路−と直列
に接続されているので、イネ−グル回路（財）をパイノ
臂スしてもプログラムの柔軟性は損われない。それは、
直列のイネーブル回路り及び鏝により発生できるナンド
・デート０４の出力に応じて、アンド・ｆ−）（ハ）へ
の任意所望の入力を発生するようにイネーブル回路（イ
）をプログラムできるからである。同様な理由により、
イネーブル回路−はイネ−モル回路四と直列なので、プ
ログラムの柔軟性を損うことなくイネーブル回路…を除
去できる。第１図の好適な実施例では、またアンド・？
−）■を除去している。これは、イネーブル回路（財）
のオープン・コレクタ出カｉｔ−亘接ＩＦＢに接続して
、これらの出力の「ハードワイヤード」（固定結線によ
る）アンドを設けることができるからである。よって、
レベル２のプログラム能力は第１図の実施例においても
存在レトリガ信号に関係する事象において付加的な柔軟
性を与えるものであるが、本発明の好適な実施例では、
イネ−グル回路■及び勾のプログラミングにおいてイネ
ーブル回路■及び−をなくし、ＩＦＢパス・ラインへの
イネーブル回路（イ）の出力をハードワイヤーのアンド
とすることにより、付加的なハードウェアを用いずにプ
ログラム能力の第２レベルを与えている。

上記プログラマブル論理の３つのレベルにより、一般に
ＩＦＢ（至）のライン数で決まる限度内で、事象（７）
多くのｉＪ　ｉｉ”ａな組合せの発生に応じて多くの被
トリガ装置Ｃ１１Ｉ金独立にトリガするように、柔・次
性金もって装置ｆａｒ　プログラムすることかで〜る。

ＩＩｉ’Ｂ？・υのライン数が増えると、ＩＦＢ（至）
が同時に転送できる独立に識別可能なピット・・！ター
ンの数も増え、より多くの装置を同時に独立してトリガ
できる。

本発明の他の実施例においては、独立したイネ−プル回
路を介して各事象同期回路αＱの出力をＩＦＢＫ結合す
ることにより、レベル１を省略してもよいことに留意さ
れたい。同様に、ＩＦＢ（ハ）の選択したラインを直接
トリガ同期回路（７）の入力端に接続して、レベル３を
省略してもよい。いず７Ｌの場合も、事象検出器Ｃ１弔
からの１ｇ号の任意の組合せで、被トリガ装置（ＩＩＪ
をトリガできる。しかし、レベル１及び３のプログラミ
ング金言めることにより、ＩＦＢ（ハ）の使用効率が高
まると共に、多くの独立した事象組合せの発生により同
時にトリガできるといつ本装置ｄの柔軟性が高せる。

よって、本発明の事象配分・結合美＠は、−）未及びト
リガ信号間を同期ζ亡るほか、比較的小さなインタフェ
ース・バスヲ介してモ・ソニーＡ″’）Ｔ　１１．ｉ互
接続すると共にインタフェース・パスが伝送スるトリガ
データを効果的にエンコード及びデ二ｊ−ドするプログ
ラム能力の３つのレベルを設けることにより、独立した
コンポーネント・モソユールに取付けた事象検出器及び
被トリガ装＃を相互接続するのに必要な配線ｉ＃、を最
少にすることができる。本発明の好適な実施例では、独
立した装置モジュールを共通メインフレームに取付け、
モノニー・ルを相互接続する背面結線と（７てＬＦ’Ｂ
ｉ役ける。

独立した装置モジュールを相互接続するのに使用できる
ＩＦＢ（ハ）の最大長は高周波動作が要求嘔れる場合に
制限を受けるので、通常、多フレーム装置の各メインフ
レーム内に独立したインタフェース・バスを含む独立し
た事象配分・結合装置を設け、各メインフレームからの
】組のトリガ信号出力を他のメインフレームへの事象信
号入力として与えるようにするのがよい°。単方向性ト
リガ信号は、双方向性ＩＦＢバス信号よりも長距離伝送
が容易である。また、メインフレームの各トリガ信号出
力は、メインフレームへの事象入力の任意の選択した組
合せを表わしうるので、メインフレーム内でＩＦＢハス
をエンコードしてモジュール間でトリガ情報を効率的に
転送するのとほぼ同じ方法で、他のメインフレームに伝
送した１群のトリガ信号をエンコードしてメインフレー
ム間でトリガ情報全効率的に伝送することもできる。よ
って、本発明は、単一のメインフレーム内のモジュール
間と同様に、メインフレーム間で事象情報を効率的に通
信する場合にも容易に適用できるものである。

以上、本発明の好適な実施例を図示して説明したが、本
発明の要旨を逸脱することなく種々の変形・変更が可能
である。例えば、上述の実施例では１４本のラインのＩ
ＦＢ＠ｉを使用したが、異なる数のＩＦＢライン全使用
してもよい。同様に、６個をグループとする各ＰＬＤ（
１印に２］＜象信号金供給したが、他のグループ数も可
能である。

〔発明の効果〕

上述の如く本発明によれば、各モソユールにそれぞれ設
＆ｔたエンコード手段及びデコード手段間の相互接続に
必要な配線量が減り、また、エンコード手段及びデコー
ド手段が共にプログラム可能なので、トリガ信号を発生
する際の事象の組合せを容易に制御することができる。

更に、本発明てよれば、事象及びトリガの同期が容易に
なり、高速動作が可能となる。

【図面の簡単な説明】

第１図は本発明の好適な実施例を示すブロック図、第２
図は第１図のイネーブル回路の例を示すブロック図、第
３図は第１図のプログラマブル論理装置（エンコード手
段）の例を示すブロック図、第４図は第１図のプログラ
マブル論理装置（デコード手段）の例を示すブロック図
、第５図は第１図の事象同期回路の例を示すブロック図
、第６図は第１図のトリガ同期回路の例全示すブロック
図、第７図は本発明のプログラム能力のレベルを示すブ
ロック図である。図において、α４は事象検出手段、（財）は複数の導体
、田はエンコード手段、ｏつはデコード手段である。

Claims

【特許請求の範囲】１組の事象に応答して各信号が各事象の発生を示す１組
の２進事象指示信号を発生する事象検出手段と、上記１組の２進事象指示信号をエンコードして各信号が
上記事象指示信号の所定の論理結合を示す１組の並列事
象コード信号を発生するプログラム可能なエンコード手
段と、上記１組の並列事象コード信号を伝送する複数の導体と
、これら複数の導体からの上記１組の並列事象コード信号
の所定のパターン状態を検出してトリガ信号を発生する
プログラム可能なデコード手段とを具えた事象配分・結
合装置。