SU1107328A1 - Устройство дл передачи многочастотных сигналов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ МНОГОЧАСТОТНЫХ СИГНАЛОВ, содержащее генератор тактовой частоты, выход которого соединен с первым входом генератора сетки частот, выход которого подключен к первому входу цифрового коммутатора, отличающеес  тем, что, с целью повышени  помехоустойчивости , в него введены две линии задержки, счетчик, блок формировани  кодовых последовательностей, блок буферных регистров, блок опроса буферных регистров, блок управлени  и усилитель мощности, вход которого подключен к выходу цифрового коммутатора , второй вход которого соединен с первым выходом блока буферных регистров , первый вход которого соединен с выходом блока формировани  кодовых последовательностей, вход которого подключен к первому выходу блока управлени , к входу первой линии задержки и к входу счетчика, выход которого через вторую линию задержки подключен к второму входу блока буферных регистров, третий вход которого соединен с выходом опроса буферных регистров, первый вход которого соединен с вторым выходом блока управлени , третий выход которого подключен к входу генератора г тактовой частоты, выход которого сое (Л динен с вторым входом блока опроса буферных регистров и с первьм входом блока управлени , четвертый выход которого соединен с вторым входом генератора сетки частот и с третьим входом блока опроса буферных регистров, причем второй вход блока управлени  подключен к второму выходу блока буферных регистров, четвертый вход ко-, торого подключен к выходу первой линии падержки.

Description

Изобретение относитс  к радиотехнике и может быть использовано в асинхронных адресных системах св зи Известно устройство дл  передачи многочастотных сигналов, содержащее последовательно соединенные генерато несущей частоты, амплитудный модул  тор, первый блок фильтров, первый блок усилителей-ограничителей, дополнительный амплитудный модул тор, второй блок фильтров, второй блок усилителей-ограничителей, блок совпа дени  и усилитель мощности, причем второй выход первого блока усилителей-ограничителей подключен к втором входу блока совпадени , третий вход которого соединен с выходом дешифратора , вход которого подключен к выхо ду манипул тора, вход которого соеди нен с вторым входом амплитудного модул тора, с вторым входом дополни . тельного амплитудного модул тора и с выходами делител  частоты, вход кото рого подключен к выхогу генератора модулирующей частоты СИ. Недостатком устройства  вл етс  невозможность независимой работы с несколькими абонентами, что затрудн  ет его использование в аппаратуре асинхронных адресных систем св зи. Наиболее близким к предлагаемому  вл етс  устройство дл  передачи многочастотных сигналов, содержащее генератор тактовой частоты, выход которого соединен с первым входом генератора сетки частот, выход которого подключен к первому входу цифрового коммутатора t21. Однако это устройство обладает низкой помехоустойчивостью. Цель изобретени  - повышение помехоустойчивости . I Дл  достижени  поставленной цели в устройство дл  передачи многочастотных сигналов, содержащее генератор тактовой частоты, выход которого соединен с первым входом генератора сетки частот, выход которого подключен к первому входу цифрового коммутатора , введены две линии задержки, счетчик, блок формировани  кодовых последовательностей, блок буферных регистров, блок опроса буферных регистров , блок управлени  и усилитель мощности, вход которого подключен к выходу цифрового коммутатора, второй вход которого соединен с первым выходом блока буферных регистров, первый вход которого соединен с выходом блока формировани  кодовых последовательностей , вход которого подключен к первому выходу блока управлени , к входу первой линии задержки и к входу счетчика, выход которого через вторую линию задержки подключен к второму входублока буферньк регистров , третий вход которого соединен с выходом блока опроса буферных регистров , первый вход которого соединен с вторым выходом блока управлени , третий выход которого подключен к входу генератора тактовой частоты, выход которого соединен с вторым входом блока опроса буферных регистров и с первьм входом блока управлени , четвертый выход которого соединен с вторым входом генератора сетки частот и с третьим входом блока опроса буферных регистров, причем второй вход блока управлени  подключен к второму выходу блока буферных регистров, четвертый вход которого подключен к выходу первой линии задержки. На фиг.1 изображена структурна  электрическа  схема устройства дл  передачи многочастотных сигналов, на фиг.2 - структурна  электрическа  схема блока управлени , на фиг.З структурна  электрическа  схема блока формировани  кодовых последовательностей , на фиг.4 - структурна  электрическа  схема блока буферных регистров, на фиг.З - структурна  электрическа  схема блока опроса буферных регистров, на фиг.6 - временные диаграммы. Устройство дл  передачи многочастотных сигналов содержит блок Т управлени , генератор 2 тактовой частоты , блок 3 формировани  кодовых последовательностей, счетчик 4, первую 5 и вторую 6 линии и задержки, блок 7 буферных регистров, блок 8 опроса буферных регистров, генератор 9 сетки частот, цифровой коммутатор 10, усилитель 11 мощности. Блок управлени  содержит первый 12, второй 13, третий 14 и четвертый 15 триггеры управлени , два элемента И 16, электронные ключи 17, элемент ИЛИ 18, инвертор 19. Блок формировани  кодовых послеовательностей содержит счетчик 20, огический преобразователь 21, блок 22 считывани  кода, регистр 23. 311 Блок буферных регистров содержит распределитель 24 каналов, первый блок 25 реле, распределитель 26 уров ней, второй блок 27 реле, дифференциальный элемент 28, регистры 29, элементы И 30, первые элементы ИЛИ 31 вторые элементы ИЛИ 32. Блок опроса буферных регистров содержит регистр 33, блок 3/4 опроса. Устройство работает следую цим образом . Сигнал включени  подаетс  на вход S триггера 12 управлени  блока 1 уп равлени . На пр мом выходе этого триггера по вл етс  сигнал, который запускает генератор 2 тактовой часто ты и через элемент И 16 приводит к срабатыванию триггер 15 управлени  (триггер 14 управлени  после включени  находитс  в нулевом состо нии). Сигнал, снимаемый с пр мого выхода триггера 15 управлени , подаетс  на элемент И 16, который открываетс  пр наличии сигнала с триггера 15 управлени  вс кий раз, когда на втором входе имеют место импульсы, подаваемые с выхсЗда генератора 2 тактовой частоты, которые через этот элемент поступают на счетньм вход счетчика 20 с коэффициентом счета М (М-1 ( М - простое число). Пр мые и инверс ные выходы триггеров этого счетчика 20 соединены с элементами И логическ го преобразовател  21 таким образом. что каждому состо нию счетчика 20 соответствует по вление сигнала на выходе только одного элемента И. В свою очередь выходы элементов И логического преобразовател  21 соединены с входами таких элементов ИЛИ, что сигнал на выходе одного из элементов ИЛИ по вл етс , сообразу сь с алгоритмом (1). Причем, если число импульсов lln , поступивших на вход счетчика 20, меньше либо равно М, то в (1) , если , то и т.д., т. соответствует числу импульсов, поступивших на вход счетчнка 20. Так как в (О l 4- . то, если , t LnmtX t -1 С, соответствует номеру выхода логического преобразовател  21, на котором имеет мег.тчэ сигнал). В таблице, с учетом алгоритма (1), дл  показано соответствие LH состо нию счетчика 20 и состо нию выходов логического преобразовател  21. (i-l), где - условный номер частотного элемента, занимающего i-ю временную позицию в -м сигнале оптимальной системы , . K I-rH-i) lt Продолжение таблицы

Диаграмма временной работы логического преобразовател  21 в зависимости от поступлени  тактовых импуль сов V,vi л вход счетчика через блок 1 управлени  приведена иа фиг.6 где а,сГ и &/u, напр жение на первом, втором и М-ом выходе логического преобразовател  21 соответственно. Сигналы, снимаемые с выходов логи ческого преобразовател  21, подаютс  в блок 22 считывани  кода, который считьшает содержимое  чеек регистра 23, причем сигнал, поступающий с 1-го выхода логического преобразовател  21, считывает содержи юе первой  чейки регистра 23, сигнал с второго выхода - содержимое второй  чейки и т.д. В каждой  чейке регистра 23 может быть записано в двоичном коде одно из дес тичных чисел от 1 до М, при этом в двух произвольно выбранньэс  чейках не допускаетс  запись одинаковых чисел, а пор док записи чисел во все  чейки регистра 23 произвольный . Например, при в  чейки регистра 23, расположенные в пор дке возрастани , могут быть записаны числа 2,3,5,4,1. Запись чисел в регистр 29 осуществл етс  от ключей начальной установки. После считывани  содержимое  чейки регистра 23 через блок 22 считывани  кода в параллельном коде подаетс  на N информационных входов блока 7 буферных регистров. Эти входы с помощью нормально разомкнутых контактов реле Рч-Р., блока 27 реле по сигналам блока 27 реле подключают с  к одному из регистров 29, в котором посредством замыкани  нормально разомкнутых контактов реле блока 25 реле производитс  запись поступившей информации в строго определенную N -разр дную  чейку. Очередность подключени  регистров 29 зависит от числа импульсов, которые снимаютс  с выхода генератора 2 тактовой частоты и поступают через элемент И 16 блока 1 управлени  на вход счетчика 4 с М. Счетчик 4 вырабатывает управл ющий сигнал вс кий раз, когда число импульсов, поступивших на его вход, кратно М. Этот сигнал устанавливает счетчик 4 нулевое состо ние и через линию 5 за держки поступает на тактовый вход распределител  26 уровней на М-1 канал , на первом выходе этого распреде лител  уровней до момента окончани  действи  заднего фронта первого импульса , который вырабатывает счетчик 4, имеет место напр жение, которое приводит к срабатыванию реле р второго блока 27 реле, нормально разомк нутые контакты этого реле замыкаютс  и подключают W информадаонньк входов блока 7 буферных регистров к первому регистру 29. После окончани  действи заднего фронта первого импульса, поступившего на тактовьй вход распреде лител  26 уровней, по вл етс  напр жение на втором выходе этого распре .делител , что приводит к срабатыванию реле Р второго блока 27 реле и к подключению п информационных входов блока 7 буферных регистров к второму регистру 29. Очередность подключени   чеек каждого регистра 29 зависит от числа импульсов, которые с тактового выхода блока 1 управлени  через линию 5 задержки поступают на тактовый вход распределител  каналов 24 на М каналов, на первом выходе этого распределител  каналов 24 до момента окончани  действи  заднего фронта первого импульса, поступившего на его вход, имеет место напр жение, что приводит к срабатыванию реле Р первого блока 25 реле, контакты которого подключают N информационных вхо- jj дов блока буферных регистров к первой  чейке 1-го регистра 29. После окончани  действи  заднего фронта первого импульса по вл етс  напр жение на втором выходе распределител  24 каналов , что приводит к срабатыванию реле Ра блока 25 реле и подключению VI информационных входов к второй  чейке регистра 29. После окончани  действи  заднего фронта М+1 импульса вновь VI информационных входов подключатс  к первой  чейке, но уже второго регистра и т.д. Временные диаграммы работы распределителей каналов и уровней 24 и 26 приведены на фиг.бг, д, е, где ( ) напр жение на выходах распределител  24 каналов от 1 до М соответственно , а на фиг.6 ж, 3, и напр жение на выходах распределител  26 уровней от 1 до М-1. Как можно заметить из этих временных диаграмм, дл  надежной работы устройства период повторени  импульсов , где fo .длительность импульса тактовой частоты. Врем  задержки линии 5 и 6 равно Момент окончани  заднего фронта импульса (М-1)го выхода распределител  26 уровней регистрируетс  дифференц11альным элементом 28, сигнал с выхода которого подаетс  на вход S триггера 14 управлени , на пр мом выходе которого по вл етс  сигнал, который подаетс  к индикатору. Загорание индикатора свидетельствует об окончании формировани  числовых последовательностей, записанных в регистрах 29 блока 7 буферных регистров, причем в первом регистре записана числова  последовательность , отражающа  пор док следовани  частот в 1-м сигнале оптимальной системы, в втором регистре числова  последовательность, соответствующа  второму сигналу и т.д. Например , если исходна  кодова  последовательность , записанна  в регистре 23, имеет (дл  ) вид 243 5 1, то в регистрах 29 с 1-го по 4-й соответственно будут записаны следующие последовательности: Последовательности вида (2) соответству:от сигналам оптимальной системы. Кроме этого, сигнал с выхода триггера 14 управлени  поступает на

12 ВХОД триггера 15 управлет1 , кото .рый переводитс  в нулевое состо ние и снимает сигнал с одного из входов элемента И 16, что блокирует поступление импульсов в блок 3 формировани крдовых последовательностей, счетчик 4 с М и через линию 5 задержки на тактовый вход распределител  каналов 2А на (М-1)-й канал.

В устройстве предусмотрена возмож ность передачи любого из дискретночастотных сигналов, вход щих в оптимальную систему, кодовые последовательности которых после-формировани  хран тс  в регистрах 29. Дл  этого на блоке 1 управлени  должна быть нажата одна из (М-1)-ой кнопок управлени  (не показана), сигнал с которой подаетс  на один из М-Т входов электронных ключей 17. По вление сигнала на одном из входов приводит к открытию соответствуимцего электронного ключа, сигнал с выхода которого поступает на один из М-1 входов блока 34 опроса блока 8 опроса буферных регистров, кроме этого сигнал с выхода электронных ключей 17 подаетс  на один из входов элемента ИЛИ 18 блока 1 управлени , что приводит к срабатыванию триггера 13 управлени , сигнал с пр мого выхода которого подаетс  на запуск генератора 9 сетки частот и на запись в первый разр д (многотактового кольцевого) регистра 33 единицы. Регистр 33 по приходу тактовых импульсов осуществл ет перепись единицы в очередной свой разр д, что приводит при наличии на одном из М-1 входов блока 34 опроса сигнала к открытию такого элемента И, один из входов которого соединен с выходом этого очередного разр да. Сигнатпз с выхода блока 34 опроса подаютс  в блок 7 буферных регистров ив соответствии с выбранным режимом работы производ т последовательное

считывание с тактовой частотой содержимое  чеек определенного регистра 29. Это содержимое  чеек в параллельном коде через элементы И 30, ИЛИ 31 и ИЛИ 32 подаетс  на входы цифрового коммутатора 10, на остальные входы которого подаютс  все сигналы сетки частот, которые вырабатывает генератор 9 сетки частот. Цифровой коммутатор 10 ставит в соответствие каждому числу заранее определенный сигнал сетки частот с частотой

(1й,)лб1)

Дл  получени  фазы выходного сигнала в моменты переключений беэ скачков сетка частот формируетс  от такой опорной частоты , котора  синхронизирует работу блока В опроса буферных регистров. С выхода цифрового коммутатора 10 сформированный дискретно-частотный сигнал поступает в усилитель 11 мощности, где усиливаетс  и далее подаетс  дл  излучени  на антенну.

Введение новых элементов - блока управлени , блока формировани  кодовых последовательностей, счетчика с , блока буферных регистров, блока опроса буферных регистров, двух линий задержки с одинаковым временем задержки и усилител  11 мощности позвол ет вследствие обеспечени  возможности формировани  многочастотных сигналов, имеющих минимальное значение максимального выброса взаимнокоррел ционных функций повысить помехозащищенность устройства, а также по вл етс  возможность использовать предлагаемое устройство дл  надежной работы с несколькими абонентами. При зтом число абонентов, с которыми может быть установлена устойчива  св зь, равно М-1.

К элементу 35

Н индикатору

i/

R

/4

Л /Я

V

К блокам

От элемента 28

фиг. 2

От блока Z

/

К. блоку 7

V

N /

А/тffА/ /t

вхедл/ установки кода.

м

м-Г

&

&

&

с

У7/7 /

L

От 5лока 1

(Риг.3

I

L

/

r-i- 32

l-n

H

м

/4

/77 элег ентов Фиг.

f7

Kf/itKy i

tf

W-/

26

0m элемемтоё

К блоку 7

y-t

&

fi

Т

:

Н-1

/ffmMeMfnra17

От блвка 1

4f

i

М

0т блока 2

Фиг.5

Фиг 6

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ МНОГОЧАСТОТНЫХ СИГНАЛОВ, содержащее генератор тактовой частоты, выход которого соединен с первым входом генератора сетки частот, выход которого подключен к первому входу цифрового коммутатора, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены две линии задержки, счетчик, блок формирования кодовых последовательностей, блок буферных регистров, блок опроса буферных регистров, блок управления и усилитель мощности, вход которого подключен к выходу цифрового коммутатора, второй вход которого соединен с первым выходом блока буферных регистров, первый вход которого соединен с выходом блока формирования кодовых последовательностей, вход которого подключен к первому выходу блока управления, к входу первой линии задержки и к входу счетчика, выход которого через вторую линию задержки подключен к второму входу блока буферных регистров, третий вход которого соединен с выходом бло^а опроса буферных регистров, первый вход которого соединен с вторым выходом блока управления, третий выход которого подключен к входу генератора g тактовой частоты, выход которого соединен с вторым входом блока опроса буферных регистров и с первым входом блока управления, четвертый выход которого соединен с вторым входом генератора сетки частот и с третьим входом блока опроса буферных регистров, причем второй вход блока управления подключен к второму выходу блока буферных регистров, четвертый вход ко-, торого подключен к выходу первой линии задержки.

   SU „„ 1107328