KR100296208B1 - 기능신호를지연시키는회로장치 - Google Patents

Abstract

행으로 배열된 저장 디바이스(11)에 클럭 신호(CL)에 의해 결정되는 시간간격에 따라 시간-불연속 신호 샘플들의 형태로 저장되고, 선택 가능한 지연 시간의 만료 후에 상기 저장 디바이스에서 판독되는 유용한 신호를 지연시키는 회로 장치로서, 상기 각각의 저장 디바이스(11)는 상기 목적을 위해 개개의 입력 회로(12)를 거쳐 유용한 신호 입력(30)에 접속 가능하고, 개개의 출력 회로(13)를 거쳐 유용한 신호 출력(31)에 접속 가능하며, 상기 저장 디바이스(11)의 상기 입력 회로(12)는 행으로 배열된 다음 저장 디바이스(11)의 출력 회로(13)와 함께 각각의 활성화 디바이스(14,15,20)에 의해 활성 가능하게 되는 상기 회로 장치는,

연쇄적인 쌍안정 트리거 회로들(20)로 형성된 시프트 레지스터 디바이스로서, 상기 트리거 회로(20) 각각의 출력(25)은 다음 트리거 회로(20)의 입력에 연쇄적으로 접속되고, 상기 활성화 디바이스(14,15,20) 각각은 상기 트리거 회로들(20) 중 하나를 포함하며, 상기 모든 트리거 회로(20)는 클럭 신호(CL)에 의해 스위치되는 상기 시프트 레지스터 디바이스와,

상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 (제 1) 시작 펄스(ST)를 제 1 순간(t1)에 인가해서 상기 시프트 레지스터 디바이스로 하여금 상기 연쇄적인 트리거 회로(20)를 통해 상기 시작 펄스(ST)를 상기 클럭 신호(CL)와 일치하여 전파시킬 수 있게 하며, 그런 다음 상기 (제 1 ) 시작 펄스(ST)의 전파를 제 2 순간(t10)에 인터럽트하고, 동시에 상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 다음 시작 펄스 (ST)를 인가해서 상기 시프트 레지스터 디바이스로 하여금 다음 시작 펄스(ST)를 다시 전파시킬 수 있게 하는 명령 디바이스(35)를 포함하며,

상기 제 1 순간(t1)과 상기 제 2 순간(t10) 사이의 시간 간격은 상기 클럭 신호(CL)의 주기의 선택 가능한 정수 배에 상당하며, 상기 저장 디바이스(11) 또는 트리거 회로(20)의 수(n)는 적어도 상기 클럭 신호(CL)의 주기의 상기 정수 배(n)에 대응한다.

상기 회로 장치는 동작 동안, 요구되는 다수의 다른 지연 시간 값에 간단하게 적용될 수 있다.

Description

기능 신호를 지연시키는 회로 장치

제 1 도는 본 발명에 따른 기능 신호를 지연시키는 회로 장치의 블럭도.

제 2 도는 제 1 도에 도시된 회로 장치에 사용하기 위한 명령 디바이스의 실시예에 대한 블럭도.

제 3 도는 제 1 도 및 제 2 도에 도시된 회로 장치의 몇 개의 간략한 신호파형을 도시한 도면.

제 4 도는 제 1 도의 회로 장치에 사용되는 트리거 회로의 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

35 : 명령 디바이스 40 : 카운팅 디바이스

본 발명은 기능 신호를 지연시키는 회로 장치에 관한 것이다.

기능 신호를 지연시키는 여러 형태의 회로 장치가 공지되어 있다. 예를 들면, 유리 기판 위에 형성되어 음향 표면 파(acoustic surface waves)의 전파 시간(propagation time)에 의해 전기적으로 제공된 신호의 지연을 실현하는 지연 라인(delay lines)이 오래 전에 공지되어 있다. 다른 형태로는 2 진 유효 신호(binary useful signal)를 지연시키는 클럭 시프트 레지스터(clocked shift register)를 활용하는 형태가 있다. 또 다른 공지된 형태로는, 시간-불연속(time discrete) 신호 샘플의 형태의 아날로그 신호가 소위 바킷 브리게이드(bucket brigade) 회로를 통해서 전도되고, 상기 아날로그 신호가 상기 바킷 브리게이드 회로에서 지연되는 지연 라인이 있다. 그러나 모든 공지된 지연 회로들은 동작 시 변경이 어렵거나 불가능하고 구조에 의해 생기는 단지 하나의 고정 지연 시간(fixed delay time)을 갖는다는 결점을 안고 있다. 예를 들면, 바킷 브리게이드 회로에 의해 형성된 지연라인의 지연 시간을 상기 바킷 브리게이드 회로를 구동하는 클럭 신호의 주파수를 변경함으로써 변경할 수 있으나, 상기 바킷 브리게이드 회로를 통과하는 신호 샘플의 샘플링 주파수까지도 변경되어 버린다.

본 발명의 목적은 실제에 있어서 복수의 상이한 값의 소정 지연 시간에 용이하게 적용될 수 있는 기능 신호 지연 회로 장치, 즉 양호하게 스위치 가능한 회로를 제공하는 것이다.

상기 목적은, 행으로 배열된 저장 디바이스에서 클럭 신호에 의해 결정되는 시간 간격에 따라 시간-불연속 신호 샘플들의 형태로 저장되고, 선택 가능한 지연 시간의 만료 후에 상기 저장 디바이스에서 판독되는 유용한 신호를 지연시키는 회로 장치로서, 상기 각각의 저장 디바이스는 개개의 입력 회로를 거쳐 유용한 신호입력에 접속 가능하고, 개개의 출력 회로를 거쳐 유용한 신호 출력에 접속 가능하며, 상기 저장 디바이스의 상기 입력 회로는 행으로 배열된 다음 저장 디바이스의 출력 회로와 함께 각각의 활성화 디바이스에 의해 활성 가능하게 되는 상기 회로 장치는,

연쇄적인 쌍안정 트리거 회로들로 형성된 시프트 레지스터 디바이스로서, 상기 트리거 회로 각각의 출력은 다음 트리거 회로의 입력에 연쇄적으로 접속되고, 상기 활성화 디바이스 각각은 상기 트리거 회로들 중 하나를 포함하며, 상기 모든 트리거 회로는 클럭 신호에 의해 전환되는 상기 시프트 레지스터 디바이스와,

상기 시프트 레지스터 디바이스의 제 1 트리거 회로에 (제 1) 시작 펄스를 제 1 순간에 인가해서 상기 시프트 레지스터 디바이스로 하여금 상기 연쇄적인 트리거 회로를 통해 상기 시작 펄스를 상기 클럭 신호와 일치하여 전파시킬 수 있게하며, 상기 (제 1 ) 시작 펄스의 전파를 제 2 순간에서 인터럽트하고 동시에 상기 시프트 레지스터 디바이스의 제 1 트리거 회로에 다음 시작 펄스를 인가해서, 상기 시프트 레지스터 디바이스로 하여금 다음 시작 펄스를 다시 전파시킬 수 있게 하는 명령 디바이스를 포함하며,

상기 제 1 순간과 상기 제 2 순간 사이의 시간 간격은 상기 클럭 신호의 주기의 선택 가능한 정수 배에 상당하며, 상기 저장 디바이스 또는 트리거 회로의 수는 적어도 상기 클럭 신호의 주기의 상기 정수 배 대응하는, 상기 회로 장치를 이용하는 본 발명에 따라 달성된다.

따라서, 본 발명에 따른 회로 장치는, 각각의 시간-불연속 신호 샘플을 위한 몇몇 저장 디바이스의 병렬 접속이 지연될 신호에 대한 기능 신호 입력과 지연된 신호에 대한 기능 신호 출력 사이에 배치되도록 양호하게 구성된다. 시간-불연속 신호 조사(time-discrete signaI probe)가 얻어지는 클럭 신호의 반복에 있어서, 상기 저장 디바이스는 신호 조사로 연속적으로 로드되며, 원하는 지연 시간 완료 후 다시 판독된다. 그러므로, 저장 디바이스의 수는 가장 긴 원하는 지연 시간 및 클럭 신호 주기의 (정수) 지수(quotient) 보다 큰 것이 되어야 한다. 이 회로장치에 있어서는, 임의의 지연 시간이 선택될지라도 상기 클럭 신호는 변경되지 않으므로, 상기 시간-불연속 신호 샘플을 통해서 전송된 유효한 신호에 대역폭과 관련하여 부과된 요구 조견을 단순하게 적웅시키기만 하면 된다. 따라서, 모든 신호처리 단계에서 일정하며 변경되지 않은 채 유지되는 클럭 신호를, 특히 하나 이상의 신호 지연을 갖는 복잡한 신호 처리에 사용할 수 있다.

본 발명에 따른 회로 장치의 사용 가능성은 또한 정확하게 선정된 지연 시간을 가지는 지연 디바이스 보다 크다. 기능 신호를 지연하는 회로 장치가 보다 유연성이 있을 수록 신호 처리에 있어서 회로 개념을 특히 간단하게 한다.

본 발명의 실시예에 있어서, 상기 명령 디바이스는, 카운팅 사이클이 상기 클럭 신호 주기의 선택된 배수로 조절될 수 있고 각 카운팅 사이클 후에 시작 펄스들 중 하나를 출력하는 미리 설정 가능한 카운팅 디바이스(presettable counting device)를 포함한다. 그래서 이 카운팅 디바이스는 많은 복잡한 신호 처리 디바이스에 사용되는 바와 같이, 제어 신호에 의해 상기 클럭 신호 주기의 선택 가능한 배수에 따라 상기 지연 시간의 제어를 간단하게 할 수 있다. 이로서 원하는 지연시간의 프로그램-제어 변형도 간단히 이루어진다.

양호하게, 상기 트리거 회로들은 통상 클럭 신호에 의해 클럭되는 각각의 D-플립플롭을 가지고 있어서, 시프트 레지스터 디바이스를 통하는 시작 펄스의 전파를 간단한 방식으로 제어할 수 있다. 본 발명의 다른 실시예에 있어서, 이러한 제어는 각 D-플립플롭의 입력 앞에 있는 AND 게이트에 의해 제공되며, 앞에 있는 트리거 회로의 출력 신호는 상기 명령 디바이스의 인에이블 신호와 결합된다. 따라서 시프트 레지스터 디바이스를 통과하는 시작 펄스의 전파를 상기 시프트 레지스터 디바이스의 임의의 위치, 즉 임의의 순간에 단일 제어 신호에 의해 간단히 인터럽트된다.

본 발명의 일 실시예를 이하 첨부 도면을 참고하여 상세히 설명한다.

제 1 도는 본 발명에 따른 기능 신호를 지연하는 회로 장치의 일 실시예를 도시하며, 행으로 배치된 저장 셀(10) 및 연쇄적으로 연결된 쌍안정 트리거 회로(20)를 포함하며, 각기 1 에서 n 까지의 번호가 부여되어 있다. 제 1 도에 있어서, 시퀀스 번호 1 내지 n 은 다른 참조 번호와 구별되도록 작은 원으로 둘러싸여 있다. 제 1 도에 도시된 회로 장치에 있어서, 각각의 저장 셀(10)은 연속적으로 동일한 번호를 가진 트리거 회로(20)와 관련되어 있다. 그렇지만, 참조 번호가 모든 저장 셀(10) 및 모든 트리거 회로(20)에 동일하게 반복되기 때문에, 제 1 도를 명확하게 하기 위해, 각각의 저장 셀(10) 및 각각의 쌍안정 트리거 회로(20)에 참조 번호를 일일이 붙이지 않았다.

제 1 도 도시된 각각의 저장 셀(10)은 신호 샘플을 위한 저장 디바이스(11)를 포함한다. 본 실시예에 있어서, 상기 저장 디바이스(11)는 아날로그 신호 샘플을 위한 캐패시터로서 구성된다. 본 예에서 스위치로서 상징적으로 표현된 입력회로(12)를 통해 각 저장 셀(10)의 저장 디바이스(11)가 기능 신호 입력(30)에 접속될 수 있다. 또한, 각각의 저장 디바이스(11)는 간단히 스위치로서 상징적으로 나타낸 각각의 출력 회로(13)를 통해 기능 신호 출력(31)에 접속될 수 있다. 각각의 입력 회로(12)는 제어 리드(14)를 통해서 활성화 될 수 있으며, 유사하게 각각의 출력 회로(13)도 제어 리드(15)를 통해서 활성화 될 수 있다. 따라서 각각의 저장 셀(10)은 저장 디바이스(11), 입력 회로(12) 및 츌력 회로(13)를 포함한다.

행으로 배치된 저장 셀에 있어서, 각각의 저장 셀(10)의 입력 회로(12)의 제어 리드(14)는 다음 저장 셀의 출력 회로(13)의 제어 리드(15)에 접속된다. 제1 도의 실시예에 있어서, 상기 리드로서 간략하게 표현된 이러한 결합에 따라, 저장 셀에서 저장 동작의 공통 활성화(common activation) 및 예를 들어 시퀀스 번호 1,2 를 각각 갖는 연속적인 저장 셀의 판독 동작을 실현하는 구동 디바이스가 구성된다.

각각의 트리거 회로(20)는 D-플립플롭(21)을 포함하며, 이 D-플립플롭의 클럭 입력(22)은 모든 트리거 회로(20)에 공통인 클럭 리드(32)에 접속되어 있다. 상기 공통 클럭 리드(32)는 클럭 신호 단자(33)를 통해서 공통 클럭 신호 CL을 수신한다.

시퀸스 번호 1 을 가지는 트리거 회로를 제외하면, 각각의 쌍안정 트리거 회로에 있어서, D-플립플롭(21)의 D-입력(23)은 AND게이트(24)뒤에 배치된다. AND 게이트(24)의 제 1 입력은 연쇄적으로 선행하는 트리거 회로(20)의 D-플립플롭(21)의 Q-출력(25)에 접속된다. 반면, AND·-게이트(24)의 제 2 입력은 모든 트리거 회로(20)에 공통이며, 모든 AND-게이트(24)에 공통인 인에이블 리드(34)에 접속된다. 상기 인에이블 리드(34)는 명령 디바이스(35)가 출력하는 인에이블 신호 SHE의 반전 신호를 리드(36)를 통해 직접 수신한다. AND-게이트(24)의 제 1 입력은 연쇄적으로 선행하는 트리거 회로(20)의 D_플립플롭(21)의 Q-출력(25)에 접속된다. 반면, AND-게이트(24)의 제 2 입력은 모든 트리거 회로(20)에 공통이며, 모든 AND-게이트(24)에 공통인 인에이블 리드(34)에 접소된다. 상기 인에이블 리드(34)는 명령 디바이스(35)가 출력하는 인에이블 신호 SHE를 이송한다. 따라서, 각각의 AND-게이트(24)에 있어서, 선행 트리거 회로(20)의 출력 신호는 명령 디바이스(35)로부터의 인에이블 신호 SHE 와 걸합된다. 예를 들면 시퀀스 번호 2 를 가지는 쌍안정 트리거 회로(20)의 AND-게이트(24)에 있어서, 시퀀스 번호 1 을 가지는 쌍안정 트리거 회로(20)의 출력 신호 Q1 은 인에이블 신호 SHE 와 결합된다. 상기 트리거 회로(20)의 출력 신호에는 관련 트리거 회로(20)의 시퀀스 번호를 대문자 Q 와 결합하여 표시한 참조 번호를 붙인다.

시퀀스 번호 1 을 가진 트리거 회로(20)는 본 실시예에서 AND 게이트(24)를 구비하지 않는다. 대신, 시퀀스 번호 1 을 갖는 상기 트리거 회로(20)에 있는 플립플롭(21)의 D-입력(23)에 상기 명령 디바이스(35)가 출력하는 인에이블 신호 SHE의 반전 신호를 리드(36)를 통해 직접 수신한다.

제 1 도에 도서된 회로 장치의 동작 동안, 상기 기능 신호(30)을 통해 인가되는 지연될 기능 신호를 샘플링 하여 신호 샘플들을 얻는다. 얻어진 각각의 신호샘플들을 상기 저장 셀들 중 하나의 저장 디바이스(11)에 저장한다. 미리 설정 가능한 지연 시간이 경과한 후, 상기 저장 디바이스(11)안에 저장된 신호 샘플들을 다시 판독하여 지연된 기능 신호로서 기능 신호 출력(31)에 제공한다. 상기 신호 샘플들은 상기 클럭 신호 CL 에 의해 사전 결정된 시간 간격에서 상기 기능 신호 입력(30)에 제공된 기능 신호로부터 얻어진다. 지연된 기능 신호를 정확하게 재생하기 위해, 새로운 신호 샘플들의 저장 및 저장된 신호 샘플들의 지연된 판독을 동시에 실시한다. 따라서, 신호 샘플의 연속적인 스트림을 유용한 신호 출력(31)에서 얻는다.

위와 같은 동시 발생(coincidence)은 제 1 도에 도시된 회로 장치에서 이루어지며, 즉 소정의 시퀀스 번호(예컨대,3)를 가진 저장 셀(10)의 출력 회로(13)에 대한 제어 리드(15)와 입력 회로(12)에 대한 제어 리드(14)가, 상기 클럭 신호에 의해 결정된 시간 주기를 그 전에 이미 판독한 저장 셀(10), 즉 1 더 낮은 시퀀스 번호를 가진 저장 셀에 접속된다. 이들 각각의 접속은 저장 셀(10)과 동일한 시퀀스번호를 가진 쌍안정 트리거 회로(20)의 Q-출력(25)에 접속되고, 입력 회로(12)의 제어 리드(14)는 공통 구동 디바이스를 형성하기 위해 전류 접속(current connection)의 일부를 형성하며, 그에 따라 상응하는 시퀀스 번호를 가진 조합된 출력 신호 Q 에 의해 제어된다. 따라서, 저장 디바이스에 저장된 신호 샘플은 판독되고 상기 클럭 신호 CL 에 의해 미리 결정된 다른 시간 간격 후에만 새로운 신호 샘플로 대체된다. 이 동작을 정확하게 실시하기 위해, 상기 트리거 회로(20)에 의해 연쇄적으로 형성되고 상기 클럭 신호 CL에 의해 클럭되는 상기 시프트 레지스터를 통해 단일 펄스가 연속적으로 전파된다. 양호하게, 상기 소정의 시간 간격은 클럭 신호 CL 의 주기 지속 기간과 일치한다. 상기 클럭 신호 CL 는 신호 샘플의 시퀀스 주파수를 결정하고, 사용된 저장 셀(10)의 수와 관련해서, 상기 회로 장치의 전체 지연 시간이 구해진다. 이 지연 시간은 사용된 저장 셀(10)의 수에서 1을 감산함으로써 결정된 다수의 시간 간격에서 구해지며, 상기 사용된 저장 셀에는 신호 샘플들, 즉 본 실시예에서 상응하는 다수의 클럭 신호 CL 의 주기 지속 기간이 저장된다.

제 1 도 회로 장치의 동작을 제 3 도의 다이어그램을 참조하여 보다 상세히 후술한다. 클럭 신호 CL 의 정방향-진행 신호 엣지(positive-going signal edges)와 동기하여, 제 3 도의 인에이블 신호 SHE 는 상기 클럭 신호 CL 의 한 주기 지속기간의 길이를 가진 펄스와 관련된 부방향-진행 펄스 엣지(negative-going pulse edges)를 나타낸다. 마찬가지로, 인에이블 신호 SHE 의 반전 신호는 이 위치에서 정 펄스(positive pulse)를 나타낸다. 그러므로, 상기 정 펄스는 리드(36)를 경유하여 시퀀스 번호가 1 인 트리거 회로(20)와 그에 따라 그 안에 포함된 D 플립-플롭(21)의 D-입력(23)이 인가된다. 이 펄스는 순간 t2 에서 시작하여 상기 클럭 신호 CL 의 그 다음 정방향-진행 엣지 순간인 순간 t3 까지 존재한다. 상기 클럭 신호 CL 의 정방향-진행 엣지가 상기 순간 t3 에서 발생하기 때문에, 인에이블 신호 SHE 의 반전 신호의 정 신호 레벨이 시퀀스 번호 1 을 가진 트리거 회로(20)의 D-플립플롭(21)의 D 입력 (23)을 통해 상기 D 플립플롭(21)으로 로드되어 Q 출력(25)에서 나타난다. 따라서, 상기 출력으로부터 발생된 출력 신호 Q1 은 순간 t3에서 로우 신호 레벨에서 하이 신호 레벨로 천이된다. 또한, 상기 클럭 신호 CL 는 인에이블 신호 SHE 와 그것의 반전 신호의 펄스를 종결시킨다.

시퀀스 번호 1 을 가진 회로(이 회로에서는 인에이블 신호 SHE 가 AND-게이트(24)의 입력들 중 하나에 인가됨)를 제외한 모든 쌍안정 트리거 회로(20)에 인에이블 리드(34)를 통해 명령 디바이스(35)에 의해 인가된 인에이블 신호 SHE 는 각각의 트리거 회로(20)(시퀀스 번호 2 내지 n 를 가짐)에서 각각의 선행 트리거 회로(20)의 출력 신호 Q1 내기 Qn-1 을 관련 D-플립플롭(21)의 D-입력(23)으로 전파시키기 위해 AND-게이트(24)를 인에이블 시키는 역할을 한다. 따라서, 순간 t3 후에 인에이블 신호 SHE 가 하이가 되기 때문에 하이 출력 신호 Q1 이 시퀀스 번호 2를 가진 트리거 회로(20)의 D-플립플롭(21)의 D-입력(23)에 제공되는 반면, 시퀸스 번호 1 를 가진 트리거 회로(20)의 D-플립플롭(21)의 D-입력(23)은 다시 인에이블 신호 SHE 의 반전 신호의 로우 레벨을 나타낸다. 순간 t4 에서 상기 클럭 신호 CL의 다음 정방향-진행 엣지에 응답하여, 시퀀스 번호 1 를 가진 트리거 회로(20)의 D 플립플롭(21)에서는 로우 신호 레벨을 인계받는 반면, 시퀀스 번호 2 를 가진 트리거 회로(20)의 D-플립플롭(21)에서는 출력 신호 Q1 에 의해 발생된 하이 신호 레벨을 인계 받는다. 상기 클럭 신호 CL 의 다음 정방향 진행 엣지에 응답하여 동일한 현상이 순간 t5 내지 t11(제 3 도에 도시된 실시예)에서 발생한다. 결과적으로, 상기 클럭 신호 CL 의 주기의 지속 기간을 가진 펄스가 트리거 회로(20)의 체인을 통해, 즉 상기 트리거 회로가 연쇄적으로 형성된 시프트 레지스터 디바이스를 통해 시프트된다. 이것은 인에이블 신호 SHE 가 하이 신호 레벨을 유지하고 그에 따라 상기 AND-게이트(24)가 전달 상태를 유지하지 한 계속된다.

순간 t11 에서(제 3 도에서의 실시예에 의해 선택됨), 상기 인에이블 신호 SHE 는 다시 로우 레벨로 스위칭되며, 그에 따라 상기 AND-게이트(24)는 차단된다. 순간 t12 에서 클럭 신호 CL 의 다음 정방향 진행 엣지가 발생하면, 출력 신호 Q9가 시퀀스 번호 10 를 가진 쌍안정 트리거 회로(20)의 차단된 AND-게이트(24)로 인해 더 이상 관련 D-플립플롭(21)으로 전파되지 않으며, 그 대신 후자가 로우 신호레벨을 가진 신호 Q10 을 출력한다. 시퀀스 번호 n 를 가진 연쇄적인 트리거 회로(20)의 출력 신호 Qn 까지의 다른 모든 출력 신호의 동작은 동일하다. 상기 인에이블 신호 SHE 의 두개의 연속 펄스 사이의 시간 간격을 선택하면, 즉 상기 클럭 신호 CL 의 한 주기 지속 기간의 간격과 보조를 맞추어 상기 인에이블 신호 SHE 에서 계속적으로 하이(high)인 신호 레벨의 지속 기간을 선택하면, 상기 시프트 레지스터 디바이스를 통해 펄스가 시프트되는 트리거 회로(20)의 시퀀스 번호를 선택힐수 있다.

순간 t11에서 상기 인에이블 신호 SHE 의 (부방향) 펄스와 동시에, 상기 인에이블 신호 SHE 의 반전을 거쳐 시퀀스 번호 1을 갖는 상기 트리거 회로(20)에 새로운 펄스가 제공되며, 상기 새로운 펄스는 순간 t3 에서의 동작과 일치하여, 순간t12 에서 클럭 신호 CL 의 다음 정방향 진행 엣지에 응답하여, 시퀀스 번호 1 을가진 쌍안정 트리거 회로의 D-플립플롭(21)에 의해 저장되어 출력 신호 Q1 에 나타난다. 이 새로운 펄스는 인에이블 신호 SHE 또는 그 반전 신호의 다음 펄스가 발생할 때까지 상기 시프트 레지스터 디바이스를 통해 계속해서 시프트된다.

출력 신호 Q1 내지 Qn-1 는 이들 신호와 동일한 시퀀스 번호를 가진 저장 셀(10)의 입력 회로(12)에 대한 제어 리드(14 및 15)의 각각의 접속을 제어하고, 상기 입력 회로(12) 및 출력 회로(13)가 동작되는 방식으로 더 높은 다음의 시퀀스번호를 가진 저장 셀(10)의 출력 회로(13)를 제어한다. 제 1 도의 다이어그램에서, 이것은 상기 유용한 신호 입력(30)으로부터의 신호 샘플이 관련 시퀀스 번호를가진 저장 셀의 저장 디바이스(11)에 저장되고 동시에 더 높은 다음의 시퀀스 번호를 가진 저장 셀(10)의 저장 디바이스(11)에 저장된 신호 샘플이 출력(31)을 통해 판독될 수 있도록 도시된 스위치들이 폐쇄되는 것을 의미한다. 제 3 도에서, 동일한 시퀀스 번호를 가진 출력 신호 Q 의 하이 신호 레벨의 시간 동안 관련 저장 디바이스(11)에서의 저장이 실시되는 반면, 저장된 신호 샘플을 판독하는 시간 간격은 판독된 저장 셀(10)의 시퀀스 번호와 일치하는 시퀀스 번호를 가진 출력 신호 Q의 파형에서 빗금(hatch)으로 표시된 부분으로 도시되어 있다. 예컨대, 순간 t3 및 t4 사이의 출력 신호 Q1 에서의 하이 신호 레벨을 가진 펄스의 발생과 동시에, 유용한 신호 입력(30)으로부터의 신호 샘플이 시퀀스 번호 1 를 가진 저장 셀(10)의 저장 디바이스(11)에 저장되며, 동시에 시퀀스 번호 2 를 가진 저장 셀(10)의 저장 디바이스(11)에 저장된 신호 샘플이 상기 유용한 신호 출력(31)에서 판독된다. 그러므로, 빗금으로 표시된 부분은 순간 t3 및 t4 사이의 출력 신호 Q2 의 파형에 포함된다. 제 3 도의 곡선은 상기 저장 디바이스(11)중 하나에 저장된 신호 샘플이 새로운 신호 샘플이 저장되기 전에 바로 판독됨을 나타낸다. 예컨대, 순간 t3 및 t4 사이에, 시퀀스 번호 1 를 가진 저장 셀(10)안에 저장된 신호 샘플이 판독되며, 계속해서 새로운 신호 샘플이 순간 t3 및 t4 사이에 저장된다. 이 샘플은 순간 t11 까지 시퀀스 번호 1 을 가진 저장 셀(10)에 저장되고, 그후 순간 t12 에서 판독된 후, 즉시 새로운 신호 샘플이 저징된다. 따라서, 상기 저장된 신호 샘플이 상기 클럭 신호 CL 의 8 주기 지연 시간에 상응하여 순간 t3 로부터 순간 t11까지 지연된다.

시퀀스 번호 1 를 가진 저장 셀(10)의 출력 회로(13)와 시퀀스 번호 n를 가진 저장 셀(10)의 입력 회로(12)는 동일한 출력 신호 Q1 에 의해 활성화되는 것이 아니라 인에이블 리드(36)를 통해 신호 SHE 의 반전 신호 또는 출력 신호 Qn 에 의해 활성화된다. 그러나, 시프트 레지스터 디바이스로 전파된 펄스가 횡단한 최종 트리거 회로(20)의 출력 신호 Q 가 인에이블 신호 SHE 의 반전 (및 인에이블 신호 SHE)의 새로운 펄스와 동시에 발생하기 때문에, 선택된 지연 시간 동안 사용된 최종 저장 셀(10)의 입력 회로(12)는 시퀀스 번호(1)를 가진 저장 셀(10)의 출력 회로(13)와 항상 동시에 동작된다.

제 2 도는 인에이블 신호 SHE 뿐만 아니라 그것의 반전 신호를 발생시키는 명령 디바이스의 한 실시예를 도시한 블럭도이다. 상기 명령 디바이스(35)는 미리 설정 가능한 카운팅 디바이스(40)를 구비하는데, 상기 카운팅 디바이스의 카운팅 사이클은 선택된 다수의 클럭 신호 CL 주기에 따라 조정될 수 있다. 상기 카운팅 디바이스의 카운팅 입력 Z 은 클럭 리드(32)를 거쳐 클럭 신호 CL 를 수신한다. 각 카운팅 사이클 후에, 상기 카운팅 디바이스(40)의 시작 신호 출력 STA 는 시작 펄스 ST를 출력하며, 상기 시작 펄스는 상기 클럭 신호 CL 의 한 주주기에 해당하는 지속 기간(duration)을 가지며 제 3 도에 도시된 시간 t 의 함수에 따라 도시된다. 상기 시작 펄스 ST 는 D-플립플롭(41)의 D-입력에 제공된다. 상기 D 플립-플롭(41)의 D-입력에 제공되는 상기 시작 펄스 ST 의 신호 레벨은 클럭 신호 CL 의 다음 정방향 진행 엣지(positive-going edge)에 응답하여, 즉 제 3 도에 도시된 t2 순간에서, D-플립플롭(41)으로 로딩되며, 그래서 t2 순간에서부터 상기 시작 펄스 ST 의 신호 레벨은 리드(36)에 접속된 D-플립플롭(41)의 비-반전 출력 FQ 에 인에이블 신호 SHE 의 반전으로서 제공되며, 반면에 상기 시작 펄스 ST 의 신호 레벨은 제 2 도에서 FQ의 반전 부호를 갖는 참조 부호로 표시된 D-플립플롭(41)의 반전 출력에서 반전된 형태로 출력된다. 상기 D-플립플롭(41)의 반전 출력은 인에이블 리드(34)에 접속되며, 상기 D-플립플롭(41)의 반전 출력에서의 신호는 인에이블 신호 SHE 를 형성한다. 상기 명령 디바이스(35)내에 있는 상기 카운팅 디바이스(40)의 리셋 입력 R 에 접속되어 있는 동기화 입력(42)을 통해서, 카운팅 디바이스(40)의 카운팅 동작은 필요한 경우 동기화 될 수 있으며, 상기 카운팅 디바이스(40)는 예를 들어 동작 상태로 들어가면, 소정 상태로도 설정될 수 있다. 상기 명령 디바이스(35)를 정확하게 동작하기 위해서, 상기 명령 디바이스 내에 포함된 D-플립플롭(41)을 클럭 입력(43)을 통해 입력되는 상기 클럭 신호(CL)를 이용해서 제어한다.

상기 카운팅 디바이스(40)는 테이터 입력(44)올 통과하는 소정의 카운팅 사이클로 미리 설정될 수 있다. 그런 다음, 상기 카운팅 디바이스는 제 1 기준값, 예를 들어 제로에서부터 상기 테이타 입력(44)을 거쳐 공급되는 제 2 기준값 까지 카운트하고, 상기 시작 펄스 ST 를 공급하는 동안 제 1 기준값으로 리셋되며, 그후 상기 클럭 신호 CL 의 제어 하에 제 2 기준값으로 다시 카운트한다. 따라서, 상기 데이타 입력(44)을 거쳐서, 디지탈 제어 신호에 의해 원하는 지연 시간이 간단히 미리 설정될 수 있고 또한 회로 동작 동안 간단하고 신속하게 변경될 수 있다.

제 1 도 내지 제 3 도에 도시된 실시예에서는 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 인가되는 인에이블 신호는 클럭 신호 CL 의 한 주기만큼 시프트되는 시작 펄스 ST 에 대응하고 그래서 다른 트리거 회로(20)에 인가되는 인에이블 신호 SHE 의 반전에 대응한다.

제 4 도는 2 부터 n 까지 시퀀스 번호 중 하나의 번호를 부여받은 쌍안정 트리거 회로(20), 즉 AND 게이트(24)를 구비하는 트리거 회로(20)의 실시예를 도시한 트랜지스터 다이어그램이다. 시퀀스 번호 1 을 갖는 트리거 회로(20)는 AND-게이트(24)의 입력들을 접속시킴으로써 상기 다이어그램으로부터 간단하게 유도될 수 있다. 제 4 도의 다이어그램에서, 이들 입력은 회로 내의 선행 트리거 회로(20), 즉 1 만큼 작은 시퀀스 번호를 갖는 트리거 회로의 출력 신호 Qi-1를 위한 접속(50)에 대응하거나 상기 인에이블 리드(34)에 접속되어 인에이블 신호 SHE 를 공급하는 접속(51)에 대응한다. Q 출력(25)은 출력 신호 Qi 를 출력한다.

제 4 도에 도시된 쌍안정 트리거 회로(20)의 실시예는 주 전류 경로(main current path)가 전원 단자(57) 및 접지(58)간에 직렬로 접속되는 5 개의 전계 효과 트랜지스터(52 내지 56)로 이루어진 제 1 직렬 접속뿐만 아니라 주 전류 경로가 상기 전원 단자 및 접지간에 직렬로 접속된 4 개의 전계 효과 트랜지스터(59, 60, 61, 62)로 이루어진 제 2 직렬 접속을 포함한다. 상기 전계 효과 트랜지스터(52, 53, 59 및 60)는 상기 전계 효과 트랜지스터(54, 55, 56, 61 및 62)에 대해 전도형이 반대이며, 그 결과, 전계 효과 트랜지스터(52, 53, 59, 60)의 게이트 단자에서 하이 신호 레벨은 이들 트랜지스터의 주 전류 경로를 차단하는 반면에 그 외 다른 전계 효과 트랜지스터(54, 55, 56, 61, 62)의 게이트 단자에서 하이 신호 레벨은 자신의 주 전류 경로를 전도 상태로 스위치시킨다.

제 1 직렬 접속의 제 1 전계 효과 트랜지스터(52) 및 제 5 전계 효과 트랜지스터(56)의 게이트 단자는 서로 접속되어 선행하는 트리거 회로의 출력 신호 Qi-1 를 수신하도록 단자(50)에 접속되는 반면에, 제 4 전계 효과 트랜지스터(55)의 게이트 단자는 인에이블 신호 SHE를 수신하도록 단자(51)에 접속된다. 제 2 전계 효과 트랜지스터(53) 및 제 3 전계 효과 트랜지스터(54)의 주 전류 경로의 접합으로부터, 제 2 직렬 접속의 제 6 전계 효과 트랜지스터(59) 및 제 9 전계 효과 트랜지스터(62)의 게이트 단자들로 접속이 확장되고, 또한 다른 단자(65)가 접지(58)에 접속되는 캐패시터(64)의 단자(63)에도 접속이 확장된다. 상기 Q 출력(25)은 제 7 전계 효과 트랜지스터(60) 및 제 8 전계 효과 트랜지스터 (61)의 주 전류 경로의 접합에 접속된다.

제 7 전계 효과 트랜지스터(60)의 게이트 단자는 제 1 클럭 신호 CLA 용 제1 클럭 신호 입력(21)에 접속되는 반면에, 제 2 전계 효과 트랜지스터(53)의 게이트 단자는 제 2 클럭 신호 CLB 용 제 2 클럭 신호 입력(322)에 접속되며, 제 3 전계 효과 트랜지스터(54)의 게이트 단자는 제 3 클럭 신호 CLC 용 제 3 클럭 신호 입력(323)에 접속되고, 제 8 전계 효과 트랜지스터(61)의 게이트 단자는 제 4 클럭 신호 CLD 용 제 4 클럭 신호 입력(324)에 접속된다. 제 2 클럭 신호 입력 및 제 3 클럭 신호 입력(322 및 323)에서의 제 2 클럭 신호 CLB 및 제 3 클럭 신호 CLC 각각은 상기 전계 효과 트랜지스터(52 내지 56)로 이루어진 제 1 직렬 접속이 제 2 전계 효과 트랜지스터(53) 및 제 3 전계 효과 트랜지스터(54)를 통해서 전도 상태 및 차단 상태로 스위칭되도록 하는 반면에, 제 1 클럭 신호 CLA 및 제 4 클럭 신호 CLD 는 상기 전계 효과 트랜지스터(59 내지 62)로 이루어진 제 2 직렬 접속이 제 7 전계 효과 트랜지스터(60) 및 제 8 전계 효과 트랜지스터(61) 각각을 통해 필요에 따라 전도 상태 및 차단 상태가 되도록 한다. 두 직렬 접속 모두의 차단 상태에서, 제 1 클럭 신호 CLA 및 제 2 클럭 신호 CLB 는 하이 신호 레벨을 갖는 반면에, 제 3 클럭 신호 CLC 및 제 4 클럭 신호 CLD 는 로우 신호 레벨을 갖는다. 그러면, 제 2 전계 효과 트랜지스터(53), 제 3 전계 효과 트랜지스터(54), 제 7 전계 효과 트랜지스터(60) 및 제 8 전계 효과 트랜지스터(61)는 동일한 정도로 차단되고, 캐패시터(64)뿐만 아니라 Q-출력(25)는 전하 공급이 끊어져서 상기 전원 단자(57) 및 접지 단자(58)으로 및 상기 전원 단자(57) 및 접지 단자(58)으로부터 각각 소모된다. 따라서, 충전 조건, 즉 캐패시터(64)에 저장된 (2 진) 정보는 변하지 않는다.

새로운 정보를 저장하기 위해, 예를 들어 제 1 도에 도시된 시프트 레지스터 디바이스를 통해 각각의 트리거 회로(20)에서 시작 펄스가 시프트될 때 실시되는 것과 같이, 제 1 단계 동안, 상기 제 2 클럭 신호 CLB 의 레벨은 로우 값으로 스위치되고 상기 제 3 클럭 신호 CLC 의 레벨은 하이 값으로 스위치된다. 따라서, 상기 제 2 전계 효과 트랜지스터(53) 및 제 3 전계 효과 트랜지스터 (54)는 전도 상태로 된다. 상기 출력 신호 Qi-1 및 상기 인에이블 신호 SHE 용 단자(50 및 51)상에서의 신호 레벨에 의존해서, 상기 캐패시터(64)는 상기 전원 단자(57)의 신호 레벨 또는 점지(58)의 신호 레벨 중 한 레벨로 충전된다. 상기 단자(50, 51)에 하이 신호 레벨이 동시에 인가될 때는 방전이 발생하는 반면에, 상기 단자(50)에 로우 신호 레벨이 제공되면 상기 캐패시터(64)의 충전이 발생한다. 상기 제 2 클럭 신호 CLB 및 상기 제 3 클럭 신호 CLC 의 신호 레벨을 자신들의 원래의 값으로 천이시키면 상기 제 1 직렬 접속은 다시 차단되고 상기 캐패시터(64) 양단에 전하가 보존된다.

제 2 단계 동안, 상기 제 1 클럭 신호 CLA 는 로우 신호-레벨로 천이되고 상기 제 4 클럭 신호 CLD 를 하이 신호 레벨로 천이되어, 상기 제 2 직렬 접속은 전도 상태로 된다. 그런 다음, 상기 신호 레벨, 즉 캐패시터(64)의 층전 조건은, 하이 신호 레벨을 공급할 때 Q-출력(25)이 상기 접지(58)에 접속되는지 또는 로우 신호 레벨을 공급할 때 상기 출력이 상기 전원 단자(57)에 접속되는지 여부에 대해서 결정하며, 대응하는 레벨은 상기 출력 신호 Qi 에 따라서 Q-출력(25)에 제공된다. 그래서 상기 캐패시터(64)에서의 신호 레벨은 상기 Q-출력(25)에서 반전된 형태로 출력된다.

4 개의 클럭 신호 CLA, CLB, CLC 및 CLD 는 클럭 신호 CL 로부터 유도되는데, 예를 들어 상기 클럭 신호 CL의 절반 주기로부터 유도될 수 있다. 그러면, 상기 클럭 신호 CL 의 정방향-진행 엣지는, 하이 신호 레벨에서 로우 신호 레벨로의 상기 제 1 클럭 신호 CLA 의 천이에 반드시 대응할 뿐만 아니라 로우 신호 레벨에서 하이 신호 레벨로의 상기 제 4 클럭 신호 CLD 의 천이에도 반드시 대응한다.

본 발명에 따라서 유용한 신호를 지연시키는 서술된 회로 장치는 비디오 주파수 범위 내에서 지연 라인으로 사용되는 장점이 있다. 이러한 응용에 있어서, 서로 다른 텔레비전 표준으로 인해 서로 다른 지연 시간이 요구되며, 다수의 표준 수신기에 있어서는, 동작 동안 스위칭도 요구된다. 또한, 적절한 지연 시간을 갖는 지연 라인은, D2MAC 표준과 같은 시간 다중화로 전송된 비디오 신호용 디코더, 영상 포맷 변환을 위한 압축 및 분해 회로, 텔레비전 전송을 위한 에코 억압 회로, 및 멀티 표준 비디오 콤 필터에서 사용되도록 구성될 수 있다. 그런 다음 상기 지연 시간은 본 발명을 따른 회로에서 장애를 일으킴이 없이 완전하게 적합된다.

Claims (7)

1. 선택 가능한 수의 불연속 클럭 펄스 주기에 의해 기능 신호를 지연시키는 장치에 있어서,

   상기 기능 신호를 수신하는 입력 수단 ;

   지연된 상기 기능 신호를 출력하는 출력 수단 ;

   상기 입력 수단에 의해 병렬 입력되고 상기 출력 수단으로 병렬 출력하는 일련의 저장 소자;

   상기 저장 소자들 중 하나에 각각 관련되는 일련의 단(stages)을 가지며, 상기 저장 소자들의 연속적인 단 쌍(successive stage pairs)들 사이의 시프트 블록 소자들을 가지는 시프트 레지스터;

   상기 시프트 레지스터에 시프트 펄스를 순환적으로 공급하는 클럭 수단;

   상기 시프트 레지스터를 통하는 직렬 시프팅을 위해 선택 가능 순환 구간들에서 상기 시프트 레지스터에 제어 신호를 공급하는 로드 수단(load means)을 포함하며,

   상기 제어 신호는 상기 단에 로드할 때 상기 일련의 저장 소자에서 그 관련된 저장 소자의 로딩(loading) 및 다음 저장 소자의 언로딩(unloading)을 제어하며,

   상기 제어 신호는 공급될 때에 상기 시프트 레지스터에 로드된 임의의 이전 제어 신호의 시프팅을 종료시키는 상기 시프트 블럭 소자를 활성화시키는 기능 신호 지연 장치.
2. 행으로 배열된 저장 디바이스(11)에서 클럭 신호(CL)에 의해 결정되는 시간 간격에 따라 시간-불연속 신호 샘플들로서 구현되고, 선택 가능한 지연 시간의 만료 후에 상기 저장 디바이스에서 판독되는 기능 신호를 지연시키는 회로 장치로서, 상기 각각의 저장 디바이스(11)는 개개의 입력 회로(12)를 거쳐 기능 신호 입력(30)에 접속 가능하고, 개개의 출력 회로(13)를 거쳐 기능 신호 출력(31)에 접속 가능하며, 상기 저장 디바이스(11)의 상기 입력 회로(12)는 행으로 배열된 다음 저장 디바이스(11)의 출력 회로(13)와 함께 각각의 활성화 디바이스(14, 15, 20)에 의해 활성 가능하게 되는 상기 회로 장치에 있어서,

   연쇄적인 쌍안정 트리거 회로들(20)로 형성된 시프트 레지스터 디바이스로서, 상기 트리거 회로(20) 각각의 출력(25)은 다음 트리거 회로(20)의 입력에 연쇄적으로 접속되고, 상기 활성화 디바이스(14, 15, 20) 각각은 상기 트리거 회로들(20) 중 하나를 포함하며, 상기 모든 트리거 회로(20)는 클럭 신호(CL)에 의해 스위치되는 상기 시프트 레지스터 디바이스와,

   상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 (제 1) 시작 펄스(ST)를 제 1 순간(t1)에 인가해서, 상기 시프트 레지스터 디바이스로 하여금 상기 연쇄적인 트리거 회로(20)를 통해 상기 시작 펄스(ST)를 상기 클럭 신호(CL)와 일치하여 전파시킬 수 있게 하며, 상기 (제 1 ) 시작 펄스(ST)의 상기 전파를 제 2 순간(t10)에서 인터럽트하고 동시에 상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 다음 시작 펄스 (ST)를 인가해서 상기 시프트 레지스터 디바이스로 하여금 다음 시작 펄스(ST)를 다시 전파시킬 수 있게 하는 명령 디바이스(35)를 포함하며,

   상기 제 1 순간(tl)과 상기 제 2 순간(t10) 사이의 시간 간격은 상기 클럭 신호(CL)의 주기의 선택 가능한 정수 배에 상당하며, 상기 저장 디바이스(11) 또는 트리거 회로(20)의 수(n)는 적어도 상기 클럭 신호(CL)의 주기의 상기 정수 배(n)에 대응하는 회로 장치.
3. 제 2 항에 있어서,

   상기 명령 디바이스(35)는 카운팅 사이클이 상기 클럭 신호 (CL) 주기의 선택된 정수배로 조절될 수 있고 각 카운팅 사이클 후에 상기 시작 펄스(ST)들 중 하나를 출력하는 미리 설정 가능한 카운팅 디바이스(presettable counting device)(40)를 포함하는 회로 장치.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 트리거 회로(20)는 상기 클럭 신호(CL)에 의해 공통으로 클럭된 개개의 D-플립플롭(21)을 포함하는 회로 장치.
5. 제 4 항에 있어서,

   상기 각각의 D-플립플롭(21)의 입력(23)에 앞서 AND 게이트(24)가 선행하며, 상기 AND 게이트에서 선행 트리거 회로(20)의 출력 신호(Qi-1)와 명령 디바이스(35)에서 나온 인에이블 신호(SHE)가 결합되는 회로 장치.
6. 제 5 항에 있어서,

   상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)는 다른 트리거 회로(20)에 인가된 인에이블 신호(SHE)의 반전을 수신하는 회로 장치.
7. 제 6 항에 있어서,

   상기 시프트 레지스터 디바이스의 제 1 트리거 회로(20)에 인가된 인에이블 신호는 클럭 신호의 한 주기만큼 시프트된 시작 펄스(ST)에 대응하는 회로 장치.