JPH02298111A - 遅延素子 - Google Patents
遅延素子Info
- Publication number
- JPH02298111A JPH02298111A JP1117204A JP11720489A JPH02298111A JP H02298111 A JPH02298111 A JP H02298111A JP 1117204 A JP1117204 A JP 1117204A JP 11720489 A JP11720489 A JP 11720489A JP H02298111 A JPH02298111 A JP H02298111A
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- JP
- Japan
- Prior art keywords
- delay time
- output
- switch
- turned
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、例えばテレビ、ＶＴＲ，ビデオカメラ等にお
いてドロップアウト補正や輪郭補正あるいは時間軸補正
等の回路に使用される遅延素子に関するものである。
いてドロップアウト補正や輪郭補正あるいは時間軸補正
等の回路に使用される遅延素子に関するものである。
（従来の技術）
近年、テレビ、ＶＴＲ，ビデオカメラ等において、ドロ
ップアウト補正や輪郭補正等のためにガラス遅延素子や
ＬＣ遅延素子が使われてきている。また、最近ではＣＣ
Ｄ遅延素子が特性や小さな形状等の理由により多く使用
されている。
ップアウト補正や輪郭補正等のためにガラス遅延素子や
ＬＣ遅延素子が使われてきている。また、最近ではＣＣ
Ｄ遅延素子が特性や小さな形状等の理由により多く使用
されている。
上記のような遅延素子は、ドロップアウト補正のような
遅延時間が固定のままでよい時は問題無いが、輪郭補正
では補正量を可変できるほうが望ましいことも多く、ま
た時間軸補正においては遅延時間は可変できなくてはな
らない。しかし、ガラス遅延素子は構造上、遅延時間を
可変できなく、用途としては主にＶＴＲ等のドロップア
ウト補正に限られる。また、ＬＣ遅延素子はその構造上
、遅延時間を可変できない。
遅延時間が固定のままでよい時は問題無いが、輪郭補正
では補正量を可変できるほうが望ましいことも多く、ま
た時間軸補正においては遅延時間は可変できなくてはな
らない。しかし、ガラス遅延素子は構造上、遅延時間を
可変できなく、用途としては主にＶＴＲ等のドロップア
ウト補正に限られる。また、ＬＣ遅延素子はその構造上
、遅延時間を可変できない。
そこで、第５図のように複数のタップを設け、このタッ
プの選択により入力（ＩＮＰＵＴ）と出力（ＯＵＴＰＵ
Ｔ）の時間を異ならせるようにした分布定数遅延素子が
使用されることがある。この遅延素子は、タップを設け
ることにより遅延時間を可変することができるが、タッ
プを選択するスイッチＳＷが必要であり、しかもタップ
とタップの間の遅延時間により最小可変遅延時間が決定
されてしまう。また、ＣＣＤ遅延素子も同様に最小可変
遅延時間が決定されている。
プの選択により入力（ＩＮＰＵＴ）と出力（ＯＵＴＰＵ
Ｔ）の時間を異ならせるようにした分布定数遅延素子が
使用されることがある。この遅延素子は、タップを設け
ることにより遅延時間を可変することができるが、タッ
プを選択するスイッチＳＷが必要であり、しかもタップ
とタップの間の遅延時間により最小可変遅延時間が決定
されてしまう。また、ＣＣＤ遅延素子も同様に最小可変
遅延時間が決定されている。
また、連続的に遅延時間を可変する遅延素子としては、
例えば第６図のような複数の可変容量ダイオードＤ１γ
Ｄ、を使用し、コントロール（ＣＯＮＴＲＯＬ）信号に
よって制御するものがある。しかし、このような遅延素
子における最大可変遅延量は、例えば４．５μｓのパル
スにたいして１．０μｓと２２％程度である。
例えば第６図のような複数の可変容量ダイオードＤ１γ
Ｄ、を使用し、コントロール（ＣＯＮＴＲＯＬ）信号に
よって制御するものがある。しかし、このような遅延素
子における最大可変遅延量は、例えば４．５μｓのパル
スにたいして１．０μｓと２２％程度である。
従来の遅延素子は上記のように構成されており、複数の
タップを設けて遅延時間を可変する場合には、タップと
タップの間の遅延時間により最小可変遅延時間が決定さ
れるので、最小遅延時間に限度があり、また、複数の可
変容量ダイオードを使用して遅延時間を可変する場合に
は、最大遅延時間に限度があり、広い範囲の可変遅延時
間が得られないという間屈点があった。
タップを設けて遅延時間を可変する場合には、タップと
タップの間の遅延時間により最小可変遅延時間が決定さ
れるので、最小遅延時間に限度があり、また、複数の可
変容量ダイオードを使用して遅延時間を可変する場合に
は、最大遅延時間に限度があり、広い範囲の可変遅延時
間が得られないという間屈点があった。
本発明は、このような間届点にＲ目してなされたもので
、広い範囲で任意の可変遅延時間が得られる遅延素子を
得ることを目的としている。
、広い範囲で任意の可変遅延時間が得られる遅延素子を
得ることを目的としている。
本発明の遅延素子は、人力側と出力側に設けられた複数
のスイッチと、こわらのスイッチをオン、オフさせる各
々のシフトレジスタと、信号を保持する保持手段とを備
え、−Ｆ記入カ側のスイッチのシフトレジスタと出力側
のスイッチのシフトレジスタの各々のスタートパルスの
出方タイミングを変化させることにより遅延時間が可変
となるようにしたものである。
のスイッチと、こわらのスイッチをオン、オフさせる各
々のシフトレジスタと、信号を保持する保持手段とを備
え、−Ｆ記入カ側のスイッチのシフトレジスタと出力側
のスイッチのシフトレジスタの各々のスタートパルスの
出方タイミングを変化させることにより遅延時間が可変
となるようにしたものである。
（作用ン
本発明の遅延素子においては、人力側と出方側の二つの
シフトレジスタの互いのスタートパルスの出力タイミン
グを連続して可変させることにより最小可変遅延時間を
クロック発生器の精度のレベルまで小さくすることがで
きる。また、最大可変遅延量もシフトレジスタを駆動す
るクロックを半サイクルから本遅延素子の許す最大遅延
時間までとすることがてきる。
シフトレジスタの互いのスタートパルスの出力タイミン
グを連続して可変させることにより最小可変遅延時間を
クロック発生器の精度のレベルまで小さくすることがで
きる。また、最大可変遅延量もシフトレジスタを駆動す
るクロックを半サイクルから本遅延素子の許す最大遅延
時間までとすることがてきる。
（実施例〕
第１図は本発明の一実Ｉｔｉ例による遅延素子の構成図
である。図において、１〜５は人力側に設けられた複数
のＭＯＳＦＥＴ等のＦＥＴスイッチ７〜１１を駆動（オ
ン、オフ）するシフトレジスタ、６は久方信号線、１２
〜１６は信号を一時保持記憶させておくための保持手段
であるＮ槓容看（コンデンサ）、！７〜２１は出方側に
設けられた複数のＭＯＳＦＥＴ”ｉのＦＥＴスイッチ、
２２は出カイ８号線、２３〜２７は出方用ＦＥＴスイッ
チ１７〜２１を駆動するシフトレジスタである。
である。図において、１〜５は人力側に設けられた複数
のＭＯＳＦＥＴ等のＦＥＴスイッチ７〜１１を駆動（オ
ン、オフ）するシフトレジスタ、６は久方信号線、１２
〜１６は信号を一時保持記憶させておくための保持手段
であるＮ槓容看（コンデンサ）、！７〜２１は出方側に
設けられた複数のＭＯＳＦＥＴ”ｉのＦＥＴスイッチ、
２２は出カイ８号線、２３〜２７は出方用ＦＥＴスイッ
チ１７〜２１を駆動するシフトレジスタである。
次に第１図の素子の動作を第２図ないし第４図に基づい
て説明する。
て説明する。
第２図（ａ）、（ｂ）は各々対応したＦＥＴスイッチ（
例えば第１図におけるスイッチ７と１７とかスイッチ８
と１８）の状態と遅延時間の関係を示している。
例えば第１図におけるスイッチ７と１７とかスイッチ８
と１８）の状態と遅延時間の関係を示している。
すなわち、例えば第２図＜ａ＞のように人力用ＦＥＴス
イッチ７がオンしてＦＦ Ｊｓｆ容９１２にデータが入
力され、その後人カ用ＦＥＴスイッチ７がオフした直後
に出力用ＦＥＴスイッチ１７がオンすると、遅延時間は
最小となる。また、入力用ＦＥＴスイッチ７がオンして
蓄積８屑１２にデータが入力され、入力用ＦＥＴスイッ
チ７がオフし、その接地の入力用ＦＥＴスイッチ８がオ
ン／オフし、再び初めの人力用ＦＥＴスイッチ７がオン
する直前に出力用ＦＥＴスイッチ１７．１８かオン／オ
フすると、遅延時間は最大となる。
イッチ７がオンしてＦＦ Ｊｓｆ容９１２にデータが入
力され、その後人カ用ＦＥＴスイッチ７がオフした直後
に出力用ＦＥＴスイッチ１７がオンすると、遅延時間は
最小となる。また、入力用ＦＥＴスイッチ７がオンして
蓄積８屑１２にデータが入力され、入力用ＦＥＴスイッ
チ７がオフし、その接地の入力用ＦＥＴスイッチ８がオ
ン／オフし、再び初めの人力用ＦＥＴスイッチ７がオン
する直前に出力用ＦＥＴスイッチ１７．１８かオン／オ
フすると、遅延時間は最大となる。
また、第３図及び第４図は人出方信号（Ａ〜０）と各々
のＦＥＴスイッチ（ＳＷ）の人出方タイミングを示した
図であり、第３図は遅延時間が最小のときのタイミング
を示し、第４図は遅延時間が最大のときのタイミングを
示している。
のＦＥＴスイッチ（ＳＷ）の人出方タイミングを示した
図であり、第３図は遅延時間が最小のときのタイミング
を示し、第４図は遅延時間が最大のときのタイミングを
示している。
先ず、第３図の遅延時間が最小の場合について説明する
。
。
最初のクロックで例えば入力用シフトレジスタ１の出力
（スタートパルス）がＨ（高レベル）になると、入力用
ＦＥＴスイッチ７かオンとなり、入力信号線６からの信
号が蓄積容！ｉ１２に記憶される。そして、次のクロッ
クで人力用シフトレジスタ１がＬ（低レベル）になると
、人力用ＦＥＴスイッチ７がオフになる。続いて、出力
用シフトレジスタ２３の出力（スタートパルス）がＨと
なると、それにより出力用ＦＥＴスイッチ１７がオンと
なり、上記蓄積容ｆｉ１２に記憶されていた信号が出力
信号線２２に出力される。そして、同時に入力用シフト
レジスタ２がＨになると、それにより入力用ＦＥＴスイ
ッチ８がオンになり、入力信号線６よりの次の信号が蓄
積容量１３に記憶される。その後の入出力用シフトレジ
スタ、入出力用ＦＥＴスイッチ及び蓄積容量の動作は同
様であり、あとは繰り返しの動作となる。
（スタートパルス）がＨ（高レベル）になると、入力用
ＦＥＴスイッチ７かオンとなり、入力信号線６からの信
号が蓄積容！ｉ１２に記憶される。そして、次のクロッ
クで人力用シフトレジスタ１がＬ（低レベル）になると
、人力用ＦＥＴスイッチ７がオフになる。続いて、出力
用シフトレジスタ２３の出力（スタートパルス）がＨと
なると、それにより出力用ＦＥＴスイッチ１７がオンと
なり、上記蓄積容ｆｉ１２に記憶されていた信号が出力
信号線２２に出力される。そして、同時に入力用シフト
レジスタ２がＨになると、それにより入力用ＦＥＴスイ
ッチ８がオンになり、入力信号線６よりの次の信号が蓄
積容量１３に記憶される。その後の入出力用シフトレジ
スタ、入出力用ＦＥＴスイッチ及び蓄積容量の動作は同
様であり、あとは繰り返しの動作となる。
また、遅延時間が最大の場合についても、入力側のＦＥ
Ｔスイッチ７〜１１のシフトレジスタ１〜５と出力側の
ＦＥＴスイッチ１７〜２１のシフトレジスタ２３〜２７
の各々のスタートパルスの出力タイミングを変化させる
ことにより遅延時間が可変される。従って、第４図のよ
うなＦＥＴスイッチの駆動タイミングとすることにより
、本遅延素子の許す最大遅延時間まで遅延させることが
できる。
Ｔスイッチ７〜１１のシフトレジスタ１〜５と出力側の
ＦＥＴスイッチ１７〜２１のシフトレジスタ２３〜２７
の各々のスタートパルスの出力タイミングを変化させる
ことにより遅延時間が可変される。従って、第４図のよ
うなＦＥＴスイッチの駆動タイミングとすることにより
、本遅延素子の許す最大遅延時間まで遅延させることが
できる。
このように、入出力側のスイッチのスタートパルスの出
力タイミングを変化させることで、０．５クロツクの最
小遅延時間が得られ、また、例えば最大遅延時間を１ｌ
−１（水平走査期間）、クロックを４ｆ、ｃ（色副搬送
波周期／周波数＝０．０７μＳ／１４゜３２Ｍｌｌ２）
とすると、遅延時間は０．０３５μｓから６３．５μｓ
まで可変させることができる。
力タイミングを変化させることで、０．５クロツクの最
小遅延時間が得られ、また、例えば最大遅延時間を１ｌ
−１（水平走査期間）、クロックを４ｆ、ｃ（色副搬送
波周期／周波数＝０．０７μＳ／１４゜３２Ｍｌｌ２）
とすると、遅延時間は０．０３５μｓから６３．５μｓ
まで可変させることができる。
なお、第３図の状態では最小可変遅延時間は０６５クロ
ツクであるが１人力と出力のシフトレジスタ用駆動クロ
ックのタイミングをずらすことにより、最小可変遅延時
間をクロック発生器の鯖度のレベルまで連続して変化さ
せることができる。
ツクであるが１人力と出力のシフトレジスタ用駆動クロ
ックのタイミングをずらすことにより、最小可変遅延時
間をクロック発生器の鯖度のレベルまで連続して変化さ
せることができる。
以上のように本発明によれば、入力側のスイッチのシフ
トレジスタと出力側のスイッチのシフトレジスタの各々
のスタートパルスの出力タイミングを変化させることに
より遅延時間を可変させるようにしたため、広い範囲で
任意の遅延時間が得られるという効果がある。
トレジスタと出力側のスイッチのシフトレジスタの各々
のスタートパルスの出力タイミングを変化させることに
より遅延時間を可変させるようにしたため、広い範囲で
任意の遅延時間が得られるという効果がある。
第１図は本発明の一実施例による遅延素子の構成図、第
２図（ａ）、（ｂ）は第１図のＦＥＴスイッチの状態と
遅延時間の関係を示す説明図、第３図は第１図の素子の
遅延時間が最小のときのタイミングチャート、第４図は
第１図の素子の遅延時間が最大のときのタイミングチャ
−ト、第５図は従来の複数のタップを設けた遅延素子の
構成図、第６図は従来の可変容量ダイオードを使用した
遅延素子の構成図である。 １〜Ｓ −−−−シフトレジスタ ６−−−−−−人力信号線 ７〜１ｌ−−−−−ＦＥＴスイッチ １２〜１６−−−−蓄禎容ｆｆ１（保持手段）２２−・
〜出力信号線
２図（ａ）、（ｂ）は第１図のＦＥＴスイッチの状態と
遅延時間の関係を示す説明図、第３図は第１図の素子の
遅延時間が最小のときのタイミングチャート、第４図は
第１図の素子の遅延時間が最大のときのタイミングチャ
−ト、第５図は従来の複数のタップを設けた遅延素子の
構成図、第６図は従来の可変容量ダイオードを使用した
遅延素子の構成図である。 １〜Ｓ −−−−シフトレジスタ ６−−−−−−人力信号線 ７〜１ｌ−−−−−ＦＥＴスイッチ １２〜１６−−−−蓄禎容ｆｆ１（保持手段）２２−・
〜出力信号線
Claims (1)
- 入力側と出力側に設けられた複数のスイッチと、これら
のスイッチをオン、オフさせる各々のシフトレジスタと
、信号を保持する保持手段とを備え、上記入力側のスイ
ッチのシフトレジスタと出力側のスイッチのシフトレジ
スタの各々のスタートパルスの出力タイミングを変化さ
せることにより遅延時間が可変となることを特徴とする
遅延素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117204A JPH02298111A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117204A JPH02298111A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298111A true JPH02298111A (ja) | 1990-12-10 |
Family
ID=14705964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117204A Pending JPH02298111A (ja) | 1989-05-12 | 1989-05-12 | 遅延素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| JP2007036872A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | アナログメモリ回路及びビデオ信号処理装置 |
-
1989
- 1989-05-12 JP JP1117204A patent/JPH02298111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| JP2007036872A (ja) * | 2005-07-28 | 2007-02-08 | Sanyo Electric Co Ltd | アナログメモリ回路及びビデオ信号処理装置 |
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