JPH0682263B2 - マトリクス表示装置のデ−タドライバ - Google Patents
マトリクス表示装置のデ−タドライバInfo
- Publication number
- JPH0682263B2 JPH0682263B2 JP61261175A JP26117586A JPH0682263B2 JP H0682263 B2 JPH0682263 B2 JP H0682263B2 JP 61261175 A JP61261175 A JP 61261175A JP 26117586 A JP26117586 A JP 26117586A JP H0682263 B2 JPH0682263 B2 JP H0682263B2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- shift clock
- shift
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 〔概 要〕 階調表示を行うマトリクス表示装置において、画素数が
増えた場合、アナログデータのサンプリング周波数がデ
ータドライバの動作周波数を越えてしまうという問題を
解決するため、外部シフトクロックの入力部にタイミン
グ回路と、データドライバの入力部にアナログ分割回路
を設け、アナログデータを外部シフトクロックを分周し
た内部クロックのタイミングで時分割し、これらを内部
シフトクロックに従って同時に出力することにより、サ
ンプルホールド回路の動作周波数を実質的に外部シフト
クロックの1/分割数に下げ、低速のシフトレジスタを用
いて画素数が増えた場合にも動作し得るデータドライバ
を構成した。
増えた場合、アナログデータのサンプリング周波数がデ
ータドライバの動作周波数を越えてしまうという問題を
解決するため、外部シフトクロックの入力部にタイミン
グ回路と、データドライバの入力部にアナログ分割回路
を設け、アナログデータを外部シフトクロックを分周し
た内部クロックのタイミングで時分割し、これらを内部
シフトクロックに従って同時に出力することにより、サ
ンプルホールド回路の動作周波数を実質的に外部シフト
クロックの1/分割数に下げ、低速のシフトレジスタを用
いて画素数が増えた場合にも動作し得るデータドライバ
を構成した。
本発明は中間調表示を行うマトリクス表示装置におけ
る、データ電極を駆動するデータドライバの構成に関す
る。
る、データ電極を駆動するデータドライバの構成に関す
る。
中間調表示を行うマトリクス表示装置も他の表示装置と
同様に、表示容量の大きなものが求められており、これ
に伴って大表示容量にも対応できるデータドライバが必
要となる。
同様に、表示容量の大きなものが求められており、これ
に伴って大表示容量にも対応できるデータドライバが必
要となる。
従来の中間調表示用データドライバの回路構成を第４図
に示す。
に示す。
シフトレジスタＲ内に取り込まれたシフトデータＤ
Ｓは、シフトクロックCLKによってシフトレジスタＲ内
を順次シフトしていく。この際、シフトデータＤＳが位
置するビットに対応したサンプリングスイッチSWがONと
なり、そのタイミングにおけるアナログデータＤＡがサ
ンプリングコンデンサＣＳに蓄えられる。総てのサンプ
リングコンデンサＣＳにアナログデータＤＡの取り込み
が完了すると、これらアナログデータＤＡは出力端DO1
〜DOｎに同時に出力される。
Ｓは、シフトクロックCLKによってシフトレジスタＲ内
を順次シフトしていく。この際、シフトデータＤＳが位
置するビットに対応したサンプリングスイッチSWがONと
なり、そのタイミングにおけるアナログデータＤＡがサ
ンプリングコンデンサＣＳに蓄えられる。総てのサンプ
リングコンデンサＣＳにアナログデータＤＡの取り込み
が完了すると、これらアナログデータＤＡは出力端DO1
〜DOｎに同時に出力される。
カラー表示装置の場合には、第５図に示すようにR,G,B
に対してアナログデータＤＲ,DＧ,DＢが各１個必要であ
るから、アナログデータ線は合計３本となり、これらが
サンプリングスイッチSWにより、対応するサンプリング
コンデンサＣＳに順次接続される。
に対してアナログデータＤＲ,DＧ,DＢが各１個必要であ
るから、アナログデータ線は合計３本となり、これらが
サンプリングスイッチSWにより、対応するサンプリング
コンデンサＣＳに順次接続される。
１ラインを走査する時間は一定であるので、上述したよ
うにサンプリングコンデンサＣＳの数が増大した場合に
は、１個のアナログデータに割り当てられるサンプリン
グ時間は短くなり、サンプリング周波数が高くる。
うにサンプリングコンデンサＣＳの数が増大した場合に
は、１個のアナログデータに割り当てられるサンプリン
グ時間は短くなり、サンプリング周波数が高くる。
ところがシフトレジスタの動作周波数には限界があるた
め、表示容量が非常に大きくなった場合には、サンプリ
ング周波数がシフトレジスタの動作速度を越えてしまう
という問題点を生じる。
め、表示容量が非常に大きくなった場合には、サンプリ
ング周波数がシフトレジスタの動作速度を越えてしまう
という問題点を生じる。
本発明の目的は、シフトレジスタの動作速度を縁えた高
速サンプリングが可能な、改良されたデータドライバを
提供することを目的とする。
速サンプリングが可能な、改良されたデータドライバを
提供することを目的とする。
第１図は本発明のデータドライバの原理説明図である。
アナログデータＤＡの入力部には、時分割回路３が置か
れ、外部シフトデータED及び外部シフトクロックECLKの
入力部は、クロックの分周や分割回路３を制御する制御
信号を作るためのタイミング回路２が設けられている。
アナログデータＤＡの入力部には、時分割回路３が置か
れ、外部シフトデータED及び外部シフトクロックECLKの
入力部は、クロックの分周や分割回路３を制御する制御
信号を作るためのタイミング回路２が設けられている。
上記分割回路３内には、外部シフトクロックECLKに同期
してアナログデータを分割し、それぞれを保持し、これ
らを内部シフトクロックICLKに同期して同時に出力し、
これらを個々に対応するサンプルホールド回路SHに取り
込む。
してアナログデータを分割し、それぞれを保持し、これ
らを内部シフトクロックICLKに同期して同時に出力し、
これらを個々に対応するサンプルホールド回路SHに取り
込む。
タイミング回路で外部シフトクロックが分周されて生成
された内部シフトクロックのタイミングにより、分割回
路でアナログデータを時分割し、時分割されたアナログ
データを更に外部シフトクロックのタイミングで分割
し、これらを内部シフトクロックのタイミングでパラレ
ルに出力することにより、シフトレジスタの動作周波数
を下げることができる。
された内部シフトクロックのタイミングにより、分割回
路でアナログデータを時分割し、時分割されたアナログ
データを更に外部シフトクロックのタイミングで分割
し、これらを内部シフトクロックのタイミングでパラレ
ルに出力することにより、シフトレジスタの動作周波数
を下げることができる。
以下本発明の一実施例として、外部クロックを２分割し
た例を説明する。
た例を説明する。
第２図に本発明の一実施例に用いた分割回路３の構成例
を、第３図に本実施例のタイミングチャートを示す。
を、第３図に本実施例のタイミングチャートを示す。
分割回路３は４つのサンプル＆ホールド回路SH1〜SH4か
らなり、タイミング回路２で発生されるイネーブルE
NＡ,ENＢ,ENＣによって、サンプリングのタイミングが
決定される。
らなり、タイミング回路２で発生されるイネーブルE
NＡ,ENＢ,ENＣによって、サンプリングのタイミングが
決定される。
タイミング回路２は上記イネーブル信号のほかに、内部
シフトデータIDを発生させる。
シフトデータIDを発生させる。
以下本実施例の動作を上記第１図〜第３図を用いて説明
する。なお本実施例では外部クロックECLKを２分周する
例を掲げて説明する。
する。なお本実施例では外部クロックECLKを２分周する
例を掲げて説明する。
タイミング回路２には、外部シフトクロックECLKと外部
シフトデータEDが入力される。上記外部シフトクロック
ECLKの周波数は、シフトレジスタＲの動作周波数より高
いものとする。タイミング回路２はこの外部シフトクロ
ックECLKを２分周して、外部シフトクロックECLKの1/2
の周波数の内部シフトクロックICLKを発生するととも
に、外部シトスデータEDの２倍の周期を有する内部シフ
トデータIDを生成し、これらをシフトレジスタＲに送出
する。
シフトデータEDが入力される。上記外部シフトクロック
ECLKの周波数は、シフトレジスタＲの動作周波数より高
いものとする。タイミング回路２はこの外部シフトクロ
ックECLKを２分周して、外部シフトクロックECLKの1/2
の周波数の内部シフトクロックICLKを発生するととも
に、外部シトスデータEDの２倍の周期を有する内部シフ
トデータIDを生成し、これらをシフトレジスタＲに送出
する。
本実施例では外部シフトクロックECLKを分周することに
より、上記内部シフトクロックICLKの周波数を、シフト
レジスタＲの動作可能な周波数とし、これによりシフト
レジスタＲの動作を制御する。
より、上記内部シフトクロックICLKの周波数を、シフト
レジスタＲの動作可能な周波数とし、これによりシフト
レジスタＲの動作を制御する。
更にタイミング回路２は分割回路３に、外部シフトクロ
ックECLKの立ち上がりに同期して、２つのイネーブル信
号ENＡ,ENＢを交互に送出し、また内部シフトクロックI
CLKに同期したイネーブルENＣを送出する。
ックECLKの立ち上がりに同期して、２つのイネーブル信
号ENＡ,ENＢを交互に送出し、また内部シフトクロックI
CLKに同期したイネーブルENＣを送出する。
これとは別に分割回路３には、アナログデータＤＡが入
力される。第２図に見られるように、上記分割回路３内
の各サンプル＆ホールドSH1〜SH4のスイッチ11〜14は、
それぞれに入力されるイネーブル信号‘H'のときONにな
るものとする。
力される。第２図に見られるように、上記分割回路３内
の各サンプル＆ホールドSH1〜SH4のスイッチ11〜14は、
それぞれに入力されるイネーブル信号‘H'のときONにな
るものとする。
まずイネーブルENＡによってt1の期間に入力されるアナ
ログデータがSH1にホールドされ、t2の期間に入力され
るアナログデータはSH2にホールドされる。これらSH1,S
H2にホールドされたアナログデータは、イネーブルENＣ
によってスイッチ13,14をONとして、SH3,SH4に同時に取
り込まれ、パラレルデータＡ及びＢとして出力される。
従って期間t1,t2のそれぞれにおいてサンプルされたデ
ータが、分割回路３からパラレルデータＡ及びＢとして
同時に出力される。これは次にイネーブルENＣが‘H'に
なるまでホールドされる。
ログデータがSH1にホールドされ、t2の期間に入力され
るアナログデータはSH2にホールドされる。これらSH1,S
H2にホールドされたアナログデータは、イネーブルENＣ
によってスイッチ13,14をONとして、SH3,SH4に同時に取
り込まれ、パラレルデータＡ及びＢとして出力される。
従って期間t1,t2のそれぞれにおいてサンプルされたデ
ータが、分割回路３からパラレルデータＡ及びＢとして
同時に出力される。これは次にイネーブルENＣが‘H'に
なるまでホールドされる。
この時シフトレジスタＲでは、内部シフトデータIDを受
けて、最初のビット（図の一番左のビット）がONになっ
ているので、このビットに対応するサンプルホールド回
路SH〔第１図の左から一番目と二番目〕のサンプリング
スイッチSWが閉じ、それぞれのサンプリングコンデンサ
ＣＳに上記パラレルデータＡ及びＢが同時に取り込まれ
る。
けて、最初のビット（図の一番左のビット）がONになっ
ているので、このビットに対応するサンプルホールド回
路SH〔第１図の左から一番目と二番目〕のサンプリング
スイッチSWが閉じ、それぞれのサンプリングコンデンサ
ＣＳに上記パラレルデータＡ及びＢが同時に取り込まれ
る。
以下上述の操作を繰り返して、パラレルデータＡには、
期間t3,t5,・・・にサンプルされたデータが、またパラ
レルデータＢには期間t4,t6,・・・にサンプルされたデ
ータが出力される。これらは対応するサンプルホールド
回路に順次取り込まれて行き、全サンプルホールド回路
SHにデータが蓄えられた後、DO1,DO2,DO3,・・・,DOｎ
に同時に出力される。
期間t3,t5,・・・にサンプルされたデータが、またパラ
レルデータＢには期間t4,t6,・・・にサンプルされたデ
ータが出力される。これらは対応するサンプルホールド
回路に順次取り込まれて行き、全サンプルホールド回路
SHにデータが蓄えられた後、DO1,DO2,DO3,・・・,DOｎ
に同時に出力される。
このようにして１ライン分の走査が終了する。
以上述べた如く本実施例では、分割回路３内で内部シフ
トクロックICLKに同期してアナログデータを時分割し、
この時分割されたアナログデータを、内部シフトクロッ
クICLKの１周期分取り込んで、これらを内部シフトクロ
ックICLKに同期して同時にパラレルデータA,Bとして出
力し、それぞれを対応するサンプルホールド回路SHに同
時に取り込む。
トクロックICLKに同期してアナログデータを時分割し、
この時分割されたアナログデータを、内部シフトクロッ
クICLKの１周期分取り込んで、これらを内部シフトクロ
ックICLKに同期して同時にパラレルデータA,Bとして出
力し、それぞれを対応するサンプルホールド回路SHに同
時に取り込む。
このようにシフトレジスタＲの動作周波数を越える外部
シフトクロックECLKのタイミングで分割されたアナログ
データを、パラレルにサンプルホールド回路SHに取り込
むことにより、この取り込み動作はシフトレジスタＲの
動作し得る周波数の内部シフトクロックICLKに同期して
行うことができる。
シフトクロックECLKのタイミングで分割されたアナログ
データを、パラレルにサンプルホールド回路SHに取り込
むことにより、この取り込み動作はシフトレジスタＲの
動作し得る周波数の内部シフトクロックICLKに同期して
行うことができる。
従って本実施例では、データドライバ内のシフトレジス
タ及びサンプリングスイッチの動作速度は外部シフトク
ロック周波数の1/分割数でよく、低速のシフトレジスタ
を用いて大容量の表示装置のデータドライバを構成する
ことができる。
タ及びサンプリングスイッチの動作速度は外部シフトク
ロック周波数の1/分割数でよく、低速のシフトレジスタ
を用いて大容量の表示装置のデータドライバを構成する
ことができる。
なお本発明は上記一実施例に限定されるものではなく、
種々変形して実施し得る。
種々変形して実施し得る。
即ち、カラー用データドライバに対してはＲデータ,Gデ
ータ,Bデータの各入力に対して分割回路を設ければ良
く、また分割数も上記一実施例の２分割に変えて、３分
割以上としても良い。
ータ,Bデータの各入力に対して分割回路を設ければ良
く、また分割数も上記一実施例の２分割に変えて、３分
割以上としても良い。
以上説明した如く本発明によれば、アナログデータをシ
フトレジスタの動作速度を越える速度で分割可能とな
り、大容量の表示装置のデータドライバを、低速のシフ
トレジスタを用いて構成できる。
フトレジスタの動作速度を越える速度で分割可能とな
り、大容量の表示装置のデータドライバを、低速のシフ
トレジスタを用いて構成できる。
第１図は本発明の原理説明図、 第２図は本発明一実施例に用いた分割回路構成説明図、 第３図は上記一実施例のタイミング図、 第４図及び第５図は、いずれも従来のデータドライバの
説明図である。 図において、１はデータドライバ、２はタイミング回
路、３は分割回路、EDは外部シフトデータ、ECLKは外部
シフトクロック、SHはサンプルホールド回路、IDは内部
シフトデータ、ICLKは内部シフトクロック、ENＡ〜ENＣ
はイネーブル信号、Ａ及びＢはパラレルデータを示す。
説明図である。 図において、１はデータドライバ、２はタイミング回
路、３は分割回路、EDは外部シフトデータ、ECLKは外部
シフトクロック、SHはサンプルホールド回路、IDは内部
シフトデータ、ICLKは内部シフトクロック、ENＡ〜ENＣ
はイネーブル信号、Ａ及びＢはパラレルデータを示す。
Claims (1)
- 【請求項１】中間調表示を行うマトリクス表示装置のア
ナログデータ（ＤＡ）のサンプリングを行うためのサン
プルホールド回路（SH）を複数個と、各サンプルホール
ド回路（SH）の動作タイミングを決定するシフトレジス
タ（Ｒ）とを具えたデータドライバにおいて、 外部シフトクロック（ECLK）を分周した内部シフトクロ
ック（ICLK）を発生するとともに、外部シフトデータ
（ED）に基づいて内部シフトデータ（ID）を発生するタ
イミング回路（２）と、前記外部シフトクロック（ECL
K）のタイミングでアナログデータ（ＤＡ）を時分割
し、該時分割されたアナログデータのそれぞれを前記内
部シフトクロック（ICLK）の１周期分保持する分割回路
（３）とを設け、 該分割回路（３）に保持されたアナログデータを、前記
シフトレジスタ（Ｒ）内にデータが位置するビットに対
応するサンプルホールド回路（SH）に前記内部シフトク
ロック（ICLK）に従って取り込むようにしたことを特徴
とするマトリクス表示装置のデータドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261175A JPH0682263B2 (ja) | 1986-10-31 | 1986-10-31 | マトリクス表示装置のデ−タドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261175A JPH0682263B2 (ja) | 1986-10-31 | 1986-10-31 | マトリクス表示装置のデ−タドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115198A JPS63115198A (ja) | 1988-05-19 |
| JPH0682263B2 true JPH0682263B2 (ja) | 1994-10-19 |
Family
ID=17358167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261175A Expired - Lifetime JPH0682263B2 (ja) | 1986-10-31 | 1986-10-31 | マトリクス表示装置のデ−タドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09251283A (ja) * | 1989-03-20 | 1997-09-22 | Hitachi Ltd | マトリックス表示装置を備えた情報処理システム |
| US7212181B1 (en) | 1989-03-20 | 2007-05-01 | Hitachi, Ltd. | Multi-tone display device |
| JPH02245793A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | マトリックス表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS57202593A (en) * | 1981-06-05 | 1982-12-11 | Sony Corp | Two-dimensional address device |
| JPS6097393A (ja) * | 1983-10-31 | 1985-05-31 | シャープ株式会社 | マトリツクス型表示装置の駆動装置 |
| JPS61156187A (ja) * | 1984-12-28 | 1986-07-15 | キヤノン株式会社 | アクティブマトリクス回路 |
-
1986
- 1986-10-31 JP JP61261175A patent/JPH0682263B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS57202593A (en) * | 1981-06-05 | 1982-12-11 | Sony Corp | Two-dimensional address device |
| JPS6097393A (ja) * | 1983-10-31 | 1985-05-31 | シャープ株式会社 | マトリツクス型表示装置の駆動装置 |
| JPS61156187A (ja) * | 1984-12-28 | 1986-07-15 | キヤノン株式会社 | アクティブマトリクス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63115198A (ja) | 1988-05-19 |
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