JP3899525B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＡＤ変換やＤＡ変換の機能を有する画像処理装置およびそのための集積化回路に関し、特に、高周波数の画像信号を処理するための技術に関する。
【０００２】
【従来の技術】
画像処理装置においては、入力されるアナログ画像信号をＡＤ変換器によってデジタル画像信号に変換し、この変換されたデジタル画像信号に種々の加工を施し、その後ＤＡ変換してアナログ画像信号に戻し、ディスプレイ装置に画像を表示している。
【０００３】
この画像処理装置において取り扱わなければならない画像信号の周波数は、近年の映像技術の進歩に伴って次第に高くなる傾向にある。従って、画像処理装置を実現するためのハードウェア回路の処理速度も、画像信号の高周波数化に応じて高速化する必要がある。しかし、一般にハードウェア回路の処理速度は、これを構成するためのデバイスの性能に依存しているため、高周波数の画像信号を取り扱うことが困難であるという問題があった。
【０００４】
【発明が解決しようとする課題】
この発明は、従来技術における上述の課題を解決するためになされたものであり、周波数の高い画像信号に対して、容易に信号の処理を行うことのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の画像処理装置は、
入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、
前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの第２の周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、
前記使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作を制御し、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号を供給することによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号を１組のデジタル画像信号として出力させる書込制御信号調整手段と、
を備えることを特徴とする。
【０００６】
この画像処理装置では、直並列変換器において、ＡＤ変換器で量子化されて出力されたＮｗ個の連続した画素のデジタル画像信号がＮｗ個の画素信号保持回路でそれぞれ１画素ずつ保持されて、Ｎｗ個の画素のデジタル画像信号毎に１組のデジタル画像信号として並列に出力されるので、デジタル画像信号を比較的低い第１のドットクロック信号の周波数の１／Ｎｗの周波数で処理することができる。また、この画像処理装置では、さらに、第１のアナログ画像信号の周波数に応じて画素信号保持回路の使用個数Ｎｗを調整することにより、第１のドットクロック信号の周波数が高い場合にも、比較的低い第１のサンプリングクロック信号の周波数でデジタル画像信号を扱うことができるので、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に対応することができる。
【０００７】
上記画像処理装置において、
使用されない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させる選択制御回路を備え、
前記書込制御信号調整手段は、
前記使用個数Ｎｗの値に従って、前記選択制御回路を制御することが好ましい。
【０００８】
こうすれば、使用しない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させることができるので、消費電力を低減することができる。
【０００９】
上記画像処理装置において、
前記第１のドットクロック信号の周波数に従って前記画素信号保持回路の使用個数Ｎｗを決定する個数決定回路を備えることが好ましい。
【００１０】
個数決定回路は、第１のドットクロック信号の周波数に応じて（例えば、画像処理装置において直並列変換器から出力されたデジタル画像信号を処理することが可能な信号周波数と第１のドットクロック信号の周波数との関係から）画素信号保持回路の使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
【００１１】
上記画像処理装置において、
前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力されることが好ましい。
【００１２】
このようにすれば、Ｎｗ個の画素信号保持回路で利用された順次位相が異なるＮｗ個の第２のサンプリングクロック信号を利用して１組のデジタル画像信号を確実にサンプリングすることができる。
【００１３】
上記画像処理装置において、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記第１のドットクロック信号とに従って、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１４】
あるいは、前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号を順次遅延させることにより順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１５】
また、前記第１のサンプリングクロック生成回路は、
さらに、前記第１のサンプリングクロック信号と互いに９０度位相が異なる９０度位相差クロック信号を生成し、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記９０度位相差クロック信号とから、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１６】
上記いずれのようにしても、第２のサンプリングクロック生成回路において、順次位相が異なるＮｗ個の第２のサンプリングクロック信号を容易に生成することができる。上記３種類の第２のサンプリングクロック生成回路のうち、特に、２、３番目の第２のサンプリングクロック生成回路は、周波数の高い第１のドットクロック信号を利用せずに第２のサンプリングクロック信号を生成することができる。従って、第２のサンプリングクロック生成回路の構成が容易である。
【００１７】
さらに、前記第２のサンプリングクロック生成回路は、
前記第１の同期信号と前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を初期化することが好ましい。
【００１８】
こうすれば、Ｎｗ個の第２のサンプリングクロック信号のそれぞれが、常に第１の同期信号と同じ位相関係を有するので、第１の同期信号間に含まれる第１のアナログ画像信号の時系列に並んだ画素のそれぞれを、常に同じ一定の位相関係でサンプリングすることができる。
【００１９】
上記画像処理装置において、
前記１組のデジタル画像信号のサンプリングに適した位相を有する第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路を備え、
前記第３のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力されることが好ましい。
【００２０】
このようにすれば、第３のサンプリングクロック信号を利用して１組のデジタル画像信号を確実にサンプリングすることができる。
【００２１】
上記画像処理装置において、
さらに、前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数のＮｘ（Ｎｘは２以上の整数）倍の周波数を有する第４のサンプリングクロック信号を生成する第４のサンプリングクロック生成回路を備え、
前記ＡＤ変換器は、ΔΣ変調回路とデジタルフィルタとを備え、前記第４のサンプリングクロック信号に応じて前記第１のアナログ画像信号を量子化するとともに、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するようにしてもよい。
【００２２】
ΔΣ変調回路とデジタルフィルタとを備えるＡＤ変換器は、比較的小規模な構成で高速かつ高精度な処理を実現できる。
【００２３】
また、上記画像処理装置において、
前記第１のアナログ画像信号は、複数の色信号を含み、
前記ＡＤ変換器は、それぞれの色信号に対応する複数のＡＤ変換要素を備えており、
前記直並列変換器は、それぞれの色信号に対応する複数の変換要素を備えているようにしてもよい。
【００２４】
上記画像処理装置において、
前記直並列変換器は、
Ｎｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
【００２５】
こうすれば、各段のデジタル画像信号位相調整回路において、比較的余裕のあるタイミングでサンプリングすることができるので、順次位相の異なるＮｗ個のデジタル画像信号を容易に同位相のデジタル画像信号とすることができる。
【００２６】
上記画像処理装置において、
デジタル画像信号を記憶するための画像メモリと、
前記Ｎｗ個の連続した画素のデジタル画像信号を前記画像メモリ内の連続した記憶領域に書き込む書込制御手段と、
を備えることが好ましい。
【００２７】
書込制御手段は、得られたＮｗ個の画素に対するＮｗ個のデジタル画像信号を、画像メモリの連続した記憶領域に書き込むので、画像メモリ内には、元の画素配列の通りに画像信号が格納される。
【００２８】
ここで、前記書込制御手段は、
前記直並列変換器から並列に出力されたＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
【００２９】
また、上記画像処理装置において、
Ｍｒ個（Ｍｒは２以上の整数）のＤＡ変換器と、出力される第２のアナログ画像信号をサンプリングするための周波数を有する第２のドットクロック信号を生成する第２のドットクロック生成回路と、前記第２のドットクロック信号の周波数の１／Ｎｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるＤＡ変換器の個数を示す）の周波数を有し、前記第２のアナログ画像信号の第２の同期信号に同期する第５のサンプリングクロック信号を生成する第５のサンプリングクロック生成回路と、
前記第２のドットクロック信号から、前記第５のサンプリングクロック信号の周波数を有し前記第２のドットクロック信号の１周期ずつ順次位相が異なるＮｒ個の第６のサンプリングクロック信号を生成する第６のサンプリングクロック生成回路と、
前記第５のサンプリングクロック信号に同期して、前記画像メモリからＮｒ個の連続した画素のデジタル画像信号を読み出す読出制御手段と、
前記使用個数Ｎｒの値に従って使用されない（Ｍｒ−Ｎｒ）個のＤＡ変換器の動作を停止させるＤＡ変換選択制御回路と、
前記第２のドットクロック信号の周波数に従って前記ＤＡ変換器の使用個数Ｎｒを決定し、前記ＤＡ変換選択制御回路を制御するとともに、前記第５と第６のサンプリングクロック生成回路の動作を前記使用個数Ｎｒの値に従って制御し、前記Ｎｒ個の第５のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の連続した画素のデジタル画像信号を前記Ｎｒ個のＤＡ変換器で順次ＤＡ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のＤＡ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、前記第２のドットクロック信号に同期して順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えるようにしてもよい。
【００３０】
上記画像処理装置では、ＤＡ変換器が、第２のドットクロック信号の１／Ｎｒの周波数でＤＡ変換を行えばよいので、比較的低い周波数でデジタル画像信号を高周波数のアナログ画像信号に変換することができる。また、ビデオスイッチは、Ｎｒ個の部分アナログ画像信号を順次切換えるだけで、元の画素配列通りの画像を表すアナログ画像信号を生成することができる。なお、画素信号保持回路の個数ＮｗとＤＡ変換器の個数Ｎｒとは、互いに異なる値であってもよく、また、同じ値であってもよい。上記第１の画像処理装置では、さらに、第２のアナログ画像信号の周波数に応じてＤＡ変換器の使用個数Ｎｒを調整することにより、比較的低い周波数から非常に高い周波数までの第２のアナログ画像信号に対応することができる。また、使用しない（Ｍｒ−Ｎｒ）個のＤＡ変換器の動作を停止させることができるので、消費電力を低減することができるという効果もある。
【００３１】
本発明の集積化回路は、入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記第１のドットクロック信号の周波数に応じて設定される前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、を備え、
前記画素信号保持回路の使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作が制御され、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号が供給されることによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号が１組のデジタル画像信号として出力されることを特徴とする。
【００３２】
この集積化回路を画像処理装置に適用すれば、本発明の画像処理装置と同様の作用・効果を得ることができる。また、本発明の集積化回路から出力されるデジタル画像信号の周波数は第１のドットクロック信号の周波数の１／Ｎｗの周波数と比較的低いため、高周波数の信号の存在によって発生する雑音による影響を比較的低減することができる。
【００３３】
上記集積化回路において、
使用されない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させる選択制御回路を備え、
前記画素信号保持回路の使用個数Ｎｗの値に従って、前記選択制御回路の動作が制御されることが好ましい。
【００３４】
こうすれば、使用しない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させることができるので、消費電力を低減することができる。
【００３５】
上記集積化回路において、
前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記集積化回路から出力される、ことが好ましい。
【００３６】
このようにすれば、集積化回路から出力された１組のデジタル画像信号を前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を利用して確実にサンプリングすることができる。
【００３７】
上記集積化回路において、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記第１のドットクロック信号とに従って、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００３８】
あるいは、前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号を順次遅延させることにより順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００３９】
また、前記第１のサンプリングクロック生成回路は、
さらに、前記第１のサンプリングクロック信号と互いに９０度位相が異なる９０度位相差クロック信号を生成し、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記９０度位相差クロック信号とから、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００４０】
さらに、前記第２のサンプリングクロック生成回路は、
前記第１の同期信号と前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を初期化するようにしてもよい。
【００４１】
上記集積化回路において、
前記１組のデジタル画像信号のサンプリングに適した位相を有する第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路を備え、
前記第３のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画集積化回路から出力されるようにしてもよい。上記集積化回路は、さらに、
さらに、前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数のＮｘ（Ｎｘは２以上の整数）倍の周波数を有する第４のサンプリングクロック信号を生成する第４のサンプリングクロック生成回路を備え、
前記ＡＤ変換回路は、ΔΣ変調回路とデジタルフィルタとを備え、前記第４のサンプリングクロック信号に応じて前記第１のアナログ画像信号を量子化するとともに、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するようにしてもよい。
【００４２】
ΔΣ変調回路とデジタルフィルタとを備えるＡＤ変換器は、比較的小規模な構成で高速かつ高精度な処理を実現できるので、本発明の集積化回路に好適である。
【００４３】
【発明の実施の形態】
Ａ．第１実施例：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路２０と、書込サンプリングクロック生成部３０と、ＲＧＢ３色の画像信号にそれぞれ対応した３つのＡＤ変換部４０と、フレームメモリ５０と、ビデオプロセッサ６０と、読出サンプリングクロック生成部７０と、ＲＧＢ３色の画像信号にそれぞれ対応した３つのＤＡ変換部８０と、表示制御回路９０と、ディスプレイ装置１００と、ＣＰＵ１１０と、個数決定回路１４０と、ＲＡＭ１２０とを備えるコンピュータである。ビデオプロセッサ６０と、ＣＰＵ１１０と、ＲＡＭ１２０と、個数決定回路１４０とは、バス１３０によって互いに接続されている。また、２つのサンプリングクロック生成部３０，７０と、表示制御回路９０もバス１３０に接続されているが、図１ではその接続を省略している。
【００４４】
同期分離回路２０は、入力されたコンポジット画像信号ＣＶから同期信号（水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１）を分離し、その同期信号とコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを出力する。コンポーネント画像信号ＡＶ１は、ＲＧＢの３色の画像を表す３つの色信号で構成されている。同期分離回路２０で分離された水平同期信号ＨＳＹＮＣ１は、書込サンプリングクロック生成部３０に供給される。
【００４５】
同期分離回路２０から出力されたコンポーネント画像信号ＡＶ１は、３つのＡＤ変換部４０によって各色信号毎にデジタル画像信号に変換される。このＡＤ変換部４０の詳しい動作については後述する。
【００４６】
ビデオプロセッサ６０は、フレームメモリ５０への画像の書込み制御や読出し制御を行うためのマイクロプロセッサである。３つのＡＤ変換部４０で得られたデジタル画像信号は、一旦フレームメモリ５０に書き込まれ、必要に応じてフレームメモリ５０から読み出される。本実施例では、特に説明しないが、通常、画像信号をフレームメモリ５０への書き込みまたは読み出しの過程において種々の画像処理、例えば、画像の拡大縮小処理が実行される。フレームメモリ５０から読み出されたデジタル画像信号は、３つのＤＡ変換部８０でそれぞれ３つのアナログ色信号に変換される。この変換動作については後述する。これらの３つの色信号で構成されているアナログ画像信号ＡＶ２は、ディスプレイ装置１００に供給される。ディスプレイ装置１００は、このアナログ画像信号ＡＶ２と、表示制御回路９０から供給される同期信号（垂直同期信号ＶＳＹＮＣ２および水平同期信号ＨＳＹＮＣ２）に従って画像を表示する。
【００４７】
なお、ＡＤ変換動作と、フレームメモリ５０への画像信号の書込み動作とは、同期分離回路２０から出力された同期信号に同期して行われる。書込サンプリングクロック生成部３０は、水平同期信号ＨＳＹＮＣ１に基づいて、ＡＤ変換部４０で利用される複数のクロック信号を生成してＡＤ変換部４０に供給するとともに、ビデオプロセッサ６０を介して実行される種々の動作、例えばフレームメモリ５０への書込み動作に利用される書込サンプリングクロック信号Ｓｗを生成してビデオプロセッサ６０に供給する。
【００４８】
フレームメモリ５０からの画像信号の読み出し動作と、読み出された画像信号のＤＡ変換動作とは、表示制御回路９０から出力された同期信号に同期して行われる。読出サンプリングクロック生成部７０は、水平同期信号ＨＳＹＮＣ２に基づいて、ＤＡ変換部８０で利用される複数のクロック信号を生成してＤＡ変換部８０に供給するとともに、ビデオプロセッサ６０を介して実行される種々の画像処理、例えばフレームメモリ５０からの読出し動作に利用される読出サンプリングクロック信号Ｓｒを生成してビデオプロセッサ６０に供給する。
【００４９】
ＲＡＭ１２０には、書込制御信号調整手段１２２として機能するコンピュータプログラムと、読出制御信号調整手段１２４として機能するコンピュータプログラムが格納されている。書込制御信号調整手段１２２は、書込時に使用される各種のクロック信号の周波数を調整するためのパラメータ（後述する）を書込サンプリングクロック生成部３０に設定する。また、読出制御信号調整手段１２４は、読出時に使用される各種のクロック信号の周波数を調整するためのパラメータ（後述する）を読出サンプリングクロック生成部７０に設定する。これらの各手段の機能については後述する。
【００５０】
なお、これらの各手段の機能を実現するコンピュータプログラムは、フロッピディスクやＣＤ−ＲＯＭ等の、コンピュータ読み取り可能な記録媒体に記録された形態で提供される。コンピュータ（画像処理装置）は、その記録媒体からコンピュータプログラムを読み取って内部記憶装置または外部記憶装置に転送する。あるいは、通信経路を介してプログラム供給装置からコンピュータにコンピュータプログラムを供給するようにしてもよい。コンピュータの機能を実現する時には、内部記憶装置に格納されたコンピュータプログラムがコンピュータのＣＰＵ１１０（マイクロプロセッサ）によって実行される。また、記録媒体に記録されたコンピュータプログラムをコンピュータが直接実行するようにしてもよい。
【００５１】
この明細書において、コンピュータとは、ハードウェア装置とオペレーションシステムとを含む概念であり、オペレーションシステムの制御の下で動作するハードウェア装置を意味している。また、オペレーションシステムが不要でアプリケーションプログラム単独でハードウェア装置を動作させるような場合には、そのハードウェア装置自体がコンピュータに相当する。ハードウェア装置は、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とを少なくとも備えている。コンピュータプログラムは、このようなコンピュータに、上述の各手段の機能を実現させるプログラムコードを含んでいる。なお、上述の機能の一部は、アプリケーションプログラムでなく、オペレーションシステムによって実現されていても良い。
【００５２】
なお、この発明における「記録媒体」としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、ＩＣカード、ＲＯＭカートリッジ、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
【００５３】
図２は、書込サンプリングクロック生成部３０と１つのＡＤ変換部４０の内部構成を示すブロック図である。書込サンプリングクロック生成部３０は、３つのＰＬＬ回路３１，３２，３３と、サンプリングクロック選択生成回路３４と、選択制御回路３５と、遅延調整回路３６と、ＣＰＵインターフェイス回路３８とを備えている。ＡＤ変換部４０は、ΔΣ変調回路４１およびデジタルフィルタ４２を有するＡＤ変換器４３と、４つのラッチ４４〜４７および４つのラッチ４４〜４７から供給される信号を同じタイミングでラッチするコモンラッチ４８を有する直並列変換器４９とを含んでいる。
【００５４】
図３（ａ）ないし図３（ｏ）は、画像信号の書込動作に関連する主要な信号のタイミングチャートである。以下では、図２の回路の動作を図３（ａ）ないし図３（ｏ）のタイミングチャートに即して説明する。
【００５５】
書込サンプリングクロック生成部３０の第１のＰＬＬ回路３１は、同期分離回路２０（図１）から与えられた水平同期信号ＨＳＹＮＣ１をＮｓ１倍に逓倍することによって、画像処理装置の書込み動作の基準となる書込基準クロック信号ＳＤＣＬＫ１を生成する。第２のＰＬＬ回路３２は、この書込基準クロック信号ＳＤＣＬＫ１をＮｗ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成する。第３のＰＬＬ回路３３は、ドットクロック信号ＤＣＬＫ１をＮｘ倍に逓倍することによって、ＡＤ変換器４３のＡＤ変換動作に用いられる量子化サンプリング信号ＳＡＤＣを生成する。図３（ａ）〜３（ｄ）には、ＡＤ変換器４３に入力されるアナログ画像信号ＡＶ１と、書込基準クロック信号ＳＤＣＬＫ１と、ドットクロック信号ＤＣＬＫ１と、ＡＤ変換されたデジタル画像信号ＤＶ１の波形が示されている。図３（ａ）に示すアナログ画像信号ＡＶ１の信号レベルは、各画素毎に１つのピークを有する。符号＃１〜＃４は、１水平ライン上に存在する４つの画素を示している。図３（ｃ）に示すドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１をサンプリングするのに適した周波数と位相とを有する。ＡＤ変換器４３（図２）は、ドットクロック信号ＤＣＬＫ１をＮｘ倍に逓倍した量子化サンプリング信号ＳＡＤＣを用いて、ΔΣ変調回路４１によってアナログ画像信号ＡＶ１をオーバサンプリングする。そして、オーバサンプリングされた量子化データをデジタルフィルタ４２で処理することによって、画素＃１，＃２，＃３，＃４，…に対応する各画素のデジタル画素信号に変換し、ドットクロック信号ＤＣＬＫ１の立ち上がりエッジに同期したデジタル画像信号ＤＶ１を出力する。ここで、「オーバサンプリング」とは、ドットクロック信号の周波数よりも高い周波数を有するクロック信号を用いて信号をサンプリングすることをいう。
【００５６】
このデジタル画像信号ＤＶ１は、画素＃１，＃２，＃３，＃４，…の順に各画素のデジタル画素信号が時系列に並んだ信号であるため、ドットクロック信号ＤＣＬＫ１が非常に高い周波数を有する場合には、ビデオプロセッサ６０（図１）を介して実行される書込み動作等の画像処理を実行する各種処理系（回路）もこれに依存して高速化しなければならない。しかし、回路の処理速度は、回路を構成するデバイスの性能に依存しているため、実現が困難となる場合がある。これに対して、この実施例では、以下に説明するように、ドットクロック信号ＤＣＬＫ１が非常に高い周波数を有する場合においても、ビデオプロセッサ６０を介して実行される画像処理は、ドットクロック信号ＤＣＬＫ１の数分の１の周波数で実現される。
【００５７】
なお、ドットクロック信号ＤＣＬＫ１の周波数は、入力画像信号の解像度に応じて決定される。ただし、必ずしも、入力画像の解像度に応じて決定された周波数に限定される必要はない。例えば、画像処理装置で扱う画像の解像度を入力画像の解像度の１／２とするならば、ドットクロック信号ＤＣＬＫ１の周波数も、入力画像の解像度によって決定される周波数の１／２とすればよい。図３（ｂ）に示す書込基準クロック信号ＳＤＣＬＫ１は、入力されるアナログ画像信号ＡＶ１の同期信号ＨＳＹＮＣ１に同期し、かつ、ドットクロック信号ＤＣＬＫ１の周波数の１／Ｎｗ（Ｎｗは、第２のＰＬＬ回路３２の逓倍数）の周波数を有する。通常は、第２のＰＬＬ回路３２の逓倍数Ｎｗは、ラッチ４４〜４７の全個数に等しく設定される。すなわち、図２の場合には逓倍数Ｎｗの値が４に設定される。
【００５８】
サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１および書込基準クロック信号ＳＤＣＬＫ１から、４つのラッチ４４〜４７に供給するための４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４と、コモンラッチ４８に供給するためのコモンラッチクロック信号ＣＬＴとを生成する。図３（ｅ），３（ｇ），３（ｉ），３（ｋ）には、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形が示されている。４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／４（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１から４パルスに１パルスの割合でパルスを順次選択して出力することによって、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成している。図３（ｍ）にはコモンラッチクロック信号ＣＬＴの波形が示されている。コモンラッチクロック信号ＣＬＴは、書込基準クロック信号ＳＤＣＬＫ１の周波数に等しく、第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジと第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジとの間の期間に立ち上がりエッジを有するクロック信号である。このコモンラッチクロック信号ＣＬＴは、書込基準クロック信号ＳＤＣＬＫ１をそのまま利用するようにすればよい。また、書込基準クロック信号ＳＤＣＬＫ１を遅延させて第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジと第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジとの間の期間に立ち上がりエッジを有するように調整することによっても生成することができる。
【００５９】
図２に示すように、４つのラッチ４４〜４７には、デジタル画像信号ＤＶ１が共通に入力されているとともに、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４がそれぞれ供給されている。第１のラッチ４４は、第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジでデジタル画像信号ＤＶ１をラッチする。図３（ｆ）には、第１のラッチ４４から出力されるデジタル画像信号Ｄ１として、第１の画素＃１のデジタル画素信号が第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジでラッチされて出力されている状態が示されている。同様に、図３（ｈ）には、第２のラッチ４５から出力されるデジタル画像信号Ｄ２として、第２の画素＃２のデジタル画素信号が第２のラッチクロック信号ＳＬＴ２の立ち上がりエッジでラッチされて出力されている状態が示されている。また、図３（ｊ）には、第３のラッチ４６から出力されるデジタル画像信号Ｄ３として、第３の画素＃３のデジタル画素信号が第３のラッチクロック信号ＳＬＴ３の立ち上がりエッジでラッチされて出力されている状態が示されている。さらに、図３（ｌ）には、第４のラッチ４７から出力されるデジタル画像信号Ｄ４として、第４の画素＃４のデジタル画素信号が第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジでラッチされて出力されている状態が示されている。
【００６０】
こうして得られた４画素分のデジタル画像信号Ｄ１〜Ｄ４は、コモンラッチ４８に入力される。コモンラッチ４８では、コモンラッチ信号ＣＬＴの立ち上がりエッジで４画素分のデジタル画像信号Ｄ１〜Ｄ４をラッチする。図３（ｎ）には、コモンラッチ４８から、４画素（１画素のデジタル画素信号は８ビット）分のデジタル画像信号Ｄ１〜Ｄ４（各８ビット×４）を１組としたデジタル画像信号Ｄｃｏｍが出力されている状態が示されている。
【００６１】
上述したように、直並列変換器４９は、４つのラッチ４４〜４７およびコモンラッチ４８によって、ドットクロック信号ＤＣＬＫ１の立ち上がりエッジに同期して供給されるデジタル画像信号ＤＶ１を、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有する書込基準クロック信号ＳＤＣＬＫ１に同期して、４画素分を１組とした３２ビットのデジタル画像信号Ｄｃｏｍに変換する。
【００６２】
遅延調整回路３６は、図３（ｋ）および図３（ｎ）に示すように、コモンラッチ信号ＣＬＴ（あるいは書込基準クロック信号ＳＤＣＬＫ１）の立ち上がりエッジの位相を、ラッチクロック信号ＳＬＴ４の立ち上がりエッジから次の立ち上がりエッジまでの間で調整して、ビデオプロセッサ６０を介してデジタル画像信号Ｄｃｏｍを確実にサンプリングするための書込サンプリングクロック信号Ｓｗを生成し、ビデオプロセッサ６０に供給している。これにより、ビデオプロセッサ６０は、この書込サンプリングクロック信号Ｓｗを用いて、デジタル画像信号Ｄｃｏｍを確実にサンプリングすることができる。
【００６３】
なお、図１に示すように、この実施例の画像処理装置は、３つの色信号に対応するように３つのＡＤ変換部４０を備えている。それぞれのＡＤ変換部４０の動作は、全く同様である。従って、各ＡＤ変換部４０からは各色信号の４画素分を１組とした３２ビットのデジタル画像信号Ｄｃｏｍが出力される。
【００６４】
デジタル画像信号Ｄｃｏｍは、フレームメモリ５０内の連続した記憶領域に書き込まれる。この書込動作は、書込サンプリングクロック信号Ｓｗ（図３（ｏ））に同期して行われる。４画素分を１組としたデジタル画像信号Ｄｃｏｍは、１つの色信号あたり３２ビットで、その合計は９６ビットビットであり、１２バイトに相当するので、ビデオプロセッサ６０は、１回の書込動作の度に、フレームメモリ５０に与える書込アドレス（画素アドレス）を１２ずつ増加させる。また、１ラインのデジタル画像信号の書込みが終了すると、ラインアドレスを１つ増加させ、画素アドレスを初期化する。この結果、各ライン上の全ての画素のデジタル画像信号が、フレームメモリ５０内の連続した記憶領域に書き込まれる。すなわち、フレームメモリ５０内では、ＲＧＢの３色の色成分を含む１画素分の２４ビットの画像信号が、元の画像における画素配列の通りに配列されて格納される。このように、フレームメモリ５０内には、同一ライン上の全ての画素のデジタル画像信号が、連続したアドレスに格納されているので、フレームメモリ５０からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を容易に読み出すことができる。なお、フレームメモリ５０は、３色の画像信号それぞれを別々に書き込むための３つのメモリで構成されるようにしてもよい。この場合には、３色の画像信号は、それぞれのメモリ内の連続した記憶領域にそれぞれ書き込まれる。
【００６５】
なお、図２に示す書込サンプリングクロック生成部３０では、第１のＰＬＬ回路３１および第２のＰＬＬ回路３２が、アナログ画像信号ＡＶ１をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成する。また、第１のＰＬＬ回路３１が、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有する書込基準クロック信号ＳＤＣＬＫ１を生成している。また、サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有し、かつ、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相がずれている４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成している。この説明からも理解できるように、図２の第１のＰＬＬ回路３１および第２のＰＬＬ回路３２は、本発明における第１のドットクロック生成回路に相当する。また、第１のＰＬＬ回路３１が第１のサンプリングクロック生成回路に相当し、サンプリングクロック選択生成回路３４が第２のサンプリングクロック生成回路に相当する。また、遅延調整回路３６が第３のサンプリングクロック生成回路に相当し、第３のＰＬＬ回路３３が第４のサンプリングクロック生成回路に相当する。
【００６６】
図２のラッチ４４〜４７およびコモンラッチ４８は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４およびコモンラッチクロック信号ＣＬＴの周波数、すなわち書込基準クロック信号ＳＤＣＬＫ１の周波数でラッチを繰り返せばよいので、ドットクロック信号ＤＣＬＫ１に同期してラッチを行う場合に比べて、１／４の比較的低い速度で変換を行えばよいという利点がある。また、ビデオプロセッサ６０（図１）を介して実行される画像処理、例えば、フレームメモリ５０への書込みは、直並列変換器４９から出力される１組のデジタル画像信号Ｄｃｏｍをフレームメモリ５０内の連続した記憶領域に書き込むことにより行われる。従って、このような画像処理もドットクロック信号ＤＣＬＫ１の１／４の周波数で実行すればよい。換言すれば、この実施例では、ＡＤ変換後の画像信号の処理動作をドットクロック信号ＤＣＬＫ１の周波数の１／４の周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号を取り扱うことができるという利点がある。
【００６７】
また、図２の回路では、高周波数のドットクロック信号ＤＣＬＫ１および量子化サンプリング信号ＳＡＤＣで動作するのは、サンプリングクロック選択生成回路３４およびＡＤ変換器４３だけである。すなわち、この実施例の回路では、高い周波数で動作する回路要素が最小限で済むので、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
【００６８】
図２に示した書込サンプリングクロック生成部３０と少なくとも１つのＡＤ変換部４０とは、１個のパッケージ内に実装した集積化回路とすることが好ましい。これらのブロックを集積化回路として１個のパッケージ内に実装すれば、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣのような高い周波数の信号が１個の集積化回路内部にしか存在しないので、これらに起因して画像処理装置において発生するノイズや誤動作を低減することが可能である。また、画像処理装置の高密度実装化が可能となり、装置の小型化が可能となる。
【００６９】
なお、ＡＤ変換部４０では、ＡＤ変換器４３の例として、ΔΣ変調器とデジタルフィルタとを有し、ドットクロック信号ＤＣＬＫ１よりも高い周波数の量子化サンプリング信号ＳＡＤＣによってオーバサンプリングするＡＤ変換器を例に説明しているが、ドットクロック信号ＤＣＬＫ１を用いてＡＤ変換する方式の一般的なＡＤ変換器であってもよい。但し、オーバサンプリング方式のＡＤ変換器は、一般的なＡＤ変換器に比べて小規模な構成で、高速高精度なＡＤ変換を実現できるので、集積化回路として実現するには有利である。
【００７０】
ＣＰＵインターフェイス回路３８内の図示しないレジスタには、ＰＬＬ回路３１，３２，３３の逓倍数Ｎｓ１，Ｎｗ，Ｎｘ等のパラメータが書込制御信号調整手段１２２によって設定されている。第２のＰＬＬ回路３２における逓倍数Ｎｗは、ドットクロック信号ＤＣＬＫ１の周波数と、例えば、フレームメモリ５０への書込み可能な処理速度との関係に基づいて、書込基準クロック信号ＳＤＣＬＫ１の周波数がフレームメモリ５０への書込み可能な処理速度以下となる周波数に設定される。例えば、ドットクロック信号ＤＣＬＫ１の周波数が３００ＭＨｚで、書込基準クロック信号ＳＤＣＬＫ１の周波数が８０ＭＨｚ以下でなければならないとすると、逓倍数Ｎｗは実装されているラッチ４４〜４７の個数に等しく設定される（Ｎｗ＝４）。しかし、ドットクロック信号ＤＣＬＫ１の周波数が十分に低く、１個ないし３個のラッチで十分処理が行えるような場合には、必ずしも４個のラッチ４４〜４７をすべて使用する必要はない。このような場合には、必ずしも必要でない回路を動作させることによって、ＡＤ変換部４０において必ずしも必要でない電力を消費する量が大きくなり、好ましくない。
【００７１】
そこで、この実施例では、４つのラッチ４４〜４７を使用する場合のラッチクロック信号ＳＬＴ１〜ＳＬＴ４の周波数が所定値（例えば２０ＭＨｚ）以下になる場合には、選択制御回路３５は、ＣＰＵインターフェイス回路３８によって設定された条件にしたがって、４つのラッチ４４〜４７のいくつかを休止させるためのスリープ信号ＳＬＰ１〜ＳＬＰ４を出力する。例えば、３つのラッチ４４，４５，４６のみを使用する場合には、第４のラッチ４７にスリープ信号ＳＬＰ４を供給して、その動作を停止させる。この時、第２のＰＬＬ回路３２の逓倍数Ｎｗは、ラッチの使用個数（＝３）に等しく設定され、第１のＰＬＬ回路３１の逓倍数Ｎｓ１は、元の値のＮwO／Ｎｗ（＝４／３）の値に設定される（ここで、ＮwOはラッチの全個数）。この結果、第１のＰＬＬ回路３１は、元のＮwO／Ｎｗ（＝４／３）倍の周波数を有する書込基準クロック信号ＳＤＣＬＫ１を生成し、第２のＰＬＬ回路３２は、元と同じ周波数のドットクロック信号ＤＣＬＫ１を生成する。
【００７２】
なお、入力されたアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１は、画像の解像度によって固有の周波数や位相関係、信号の極性等を有している。従って、あらかじめ、主要な画像の解像度毎の同期信号に関する情報をメモリ等にテーブルとして記憶しておき、同期分離回路２０（図１）で分離された同期信号を個数決定回路１４０で解析し、メモリに記憶されたテーブルから対応するアナログ画像信号ＡＶ１（すなわち、ドットクロック信号ＤＣＬＫ１）の周波数を求めることができる。そして、画像処理装置において直並列変換回路から出力されたデジタル画像信号Ｄｃｏｍを処理することが可能な信号周波数とドットクロック信号ＤＣＬＫ１の周波数との関係からラッチの使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
【００７３】
図４（ａ）ないし図４（ｏ）は、ラッチ４７の動作を停止させた場合の書込動作に関連する主要な信号のタイミングチャートである。図４（ａ）〜４（ｏ）は、図３（ａ）〜図３（ｏ）と同様の信号を示しているので、以下では、その主要な部分についてのみ説明を加える。図４（ｂ）に示すように書込基準クロック信号ＳＤＣＬＫ１は、図４（ｃ）に示すドットクロック信号ＤＣＬＫ１の１／３の周波数を有する。図４（ｅ），４（ｇ），４（ｉ）に示すように、３つのラッチクロック信号ＳＬＴ１〜ＳＬＴ３は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／３（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。一方、ラッチクロック信号ＳＬＴ４には、図４（ｋ）に示すように、パルス信号の発生が停止される。これにより、ラッチ４７の動作は停止し、直並列変換器４９は、ＡＤ変換器４３から出力されたデジタル画像信号ＤＶ１を、図４（ｎ）に示すように、３画素分を１組とした２４ビット（８ビット×３）の１組のデジタル画像信号Ｄｃｏｍに変換する。
【００７４】
なお、書込制御信号調整手段１２２は、ＣＰＵインターフェイス回路３８を介して、ラッチ４４〜４７に供給されるラッチクロック信号ＳＬＴ１〜ＳＬＴ４の周波数が所定の範囲内（例えば約２０ＭＨｚ〜約１００ＭＨｚ）に収まるように、上述の個数決定回路１４０で決定されたラッチ４４〜４７の使用個数Ｎｗ（Ｎｗは１〜４）を調整する機能を有する。こうすれば、比較的低い周波数から非常に高い周波数までのアナログ画像信号に対応して処理することができるとともに、消費電力を低減する動作モードを選択できるという利点がある。なお、ラッチの動作を停止させるためには種々の方法が可能であり、例えば、上述のようにラッチに供給するラッチクロック信号の供給を停止してもよく、また、ラッチへの電力供給を停止してもよい。
【００７５】
フレームメモリ５０に格納されたデジタル画像信号は、ビデオプロセッサ６０によって読み出された後、ＲＧＢの３色の信号に対応した３つのＤＡ変換部８０によってアナログ画像信号に変換される。図５は、読出サンプリングクロック生成部７０と１つのＤＡ変換部８０の内部構成を示すブロック図である。読出サンプリングクロック生成部７０は、２つのＰＬＬ回路７１，７２と、サンプリングクロック選択生成回路７４と、選択制御回路７５と、ＣＰＵインターフェイス回路７８とを備えている。この読出サンプリングクロック生成部７０は、図２に示す書込サンプリングクロック生成部３０とほぼ同様の構成を有している。異なるのは第３のＰＬＬ回路３３に相当するＰＬＬ回路を有していない点である。ＤＡ変換部８０は、４つのＤＡ変換器８１〜８４を備えている。
【００７６】
読出サンプリングクロック生成部７０の第１のＰＬＬ回路７１は、表示制御回路９０（図１）から与えられた水平同期信号ＨＳＹＮＣ２をＮｓ２倍に逓倍することによって、読出基準クロック信号ＳＤＣＬＫ２を生成する。第２のＰＬＬ回路７２は、この読出基準クロック信号ＳＤＣＬＫ２をＮｒ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ２を生成する。また、サンプリングクロック選択生成回路７４は、このドットクロック信号ＤＣＬＫ２および読出基準クロック信号ＳＤＣＬＫ２から、４つのＤＡ変換器８１〜８４に供給するための４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４を生成する。
【００７７】
読出サンプリングクロック生成部７０内で生成される４種類の信号ＳＤＣＬＫ２，ＤＣＬＫ２，ＳＤＡ１〜ＳＤＡ４の周波数および位相の関係は、書込サンプリングクロック生成部３０（図２）で生成される４種類の信号ＳＤＣＬＫ１，ＤＣＬＫ１，ＳＬＴ１〜ＳＬＴ４の周波数および位相の関係とほぼ同じである。すなわち、ドットクロック信号ＤＣＬＫ２は、ディスプレイ装置１００に与えられるアナログ画像信号ＡＶ２をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ２の周波数は、ディスプレイ装置１００のタイプによって決定されている。読出基準クロック信号ＳＤＣＬＫ２の周波数は、ドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒである。この値Ｎｒ（ＰＬＬ回路７２の逓倍数）は、通常は実装されているＤＡ変換器８１〜８４の全個数に等しく設定される。また、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、ドットクロック信号ＤＣＬＫ２の１／Ｎｒの周波数を有すると共に、読出基準クロック信号ＳＤＣＬＫ２の１周期の１／４（ドットクロック信号ＤＣＬＫ２の１周期）ずつ順次位相が異なる信号である。この説明からも理解できるように、図５の第１のＰＬＬ回路７１および第２のＰＬＬ回路７２は本発明における第２のドットクロック生成回路に相当する。また、第１のＰＬＬ回路７１が第５のサンプリングクロック生成回路に相当し、サンプリングクロック選択生成回路７４が第６のサンプリングクロック生成回路に相当する。
【００７８】
４つのＤＡ変換器８１〜８４は、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４の立ち上がりエッジでデジタル画像信号Ｄ１〜Ｄ４をそれぞれＤＡ変換する。このＤＡ変換とは、入力されたサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４の立ち上がりエッジにおいて入力されているデジタル画像信号Ｄ１〜Ｄ４に対応して、所定の基準電圧に対する重み付けを有する電圧に変換するものである。このＤＡ変換によって、例えば、連続した４画素分のデジタル画像信号Ｄ１〜Ｄ４が、位相が互いに異なる４つのアナログ画像信号Ａ１〜Ａ４にそれぞれ変換される。これらの４つのアナログ画像信号Ａ１〜Ａ４は、ビデオスイッチ８５に入力される。ビデオスイッチ８５は、ドットクロック信号ＤＣＬＫ２に同期したスイッチ信号ＶＳＷによって４つのアナログ画像信号Ａ１〜Ａ４を順次選択して出力するように切換動作を行う。このスイッチ信号ＶＳＷは、サンプリングクロック選択生成回路７４において生成される。この結果、元の順番の通りの画素配列で画像を表すアナログ画像信号ＡＶ２がビデオスイッチ８５から出力される。なお、各ＤＡ変換器８１〜８４から出力されるアナログ画像信号Ａ１〜Ａ４は、最終的に出力されるアナログ画像信号ＡＶ２の一部を構成しているので、「部分アナログ画像信号」とも呼ぶ。
【００７９】
このように、実施例の画像処理装置では、フレームメモリ５０からの読出動作と、ＤＡ変換動作とをドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒの周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号ＡＶ２を出力することができるという利点がある。また、高周波数のドットクロック信号ＤＣＬＫ２で動作するのは、サンプリングクロック選択生成回路７４と、ビデオスイッチ８５だけなので、高い周波数で動作する回路要素が最小限で済み、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
【００８０】
なお、読出制御信号調整手段１２４（図１）は、読出サンプリングクロック生成部７０のＣＰＵインターフェイス回路７８に、ＤＡ変換器の使用個数Ｎｒ（これはＰＬＬ回路７２の逓倍数とも等しい）を設定することが可能である。ＣＰＵインターフェイス回路７８は、ＤＡ変換器の使用個数Ｎｒに応じて、ＰＬＬ回路７１，７２の逓倍数Ｎｓ２，Ｎｒを設定し、また、必要に応じてＤＡ変換器８１〜８４のいくつかの動作を停止させるための条件を選択制御回路７５に設定する。選択制御回路７５は、設定された条件に基づいてスリープ信号ＳＬＰ５〜８を生成する。例えば、ＤＡ変換器８４の動作を停止する場合には、ＤＡ変換器８４にスリープ信号ＳＬＰ８を供給してその動作を呈しすることができる。さらに、サンプリングクロック信号ＳＤＡ４のパルスの発生を停止するようにしてもよい。この結果、必ずしも必要ではないＤＡ変換による電力消費量を低減することができる。
【００８１】
なお、前述したように、フレームメモリ５０内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ５０からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、直並列変換器４９に有するラッチ（図２）の使用個数Ｎｗと、ＤＡ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するラッチの個数と、実装するＤＡ変換器の個数も、互いに独立に決定することができる。
【００８２】
Ｂ．第２実施例：
図６は、第２実施例における書込サンプリングクロック生成部３０およびＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第２実施例における画像処理装置の全体構成は、図１のＡＤ変換部４０をＡＤ変換部４０Ａに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００８３】
ＡＤ変換部４０Ａは、図２に示すＡＤ変換部４０の直並列変換器４９を直並列変換器４９Ａに置き換えた構成を示している。直並列変換器４９のコモンラッチ４８は、必ずしもＡＤ変換部４０内に備えられる必要はない。例えば、ビデオプロセッサ６０（図１）の入力側に備えられるようにしてもよい。そこで、直並列変換器４９Ａは、直並列変換器４９のコモンラッチ４８を備えない構成を示している。以下では、コモンラッチ４８を除いたことによって変更される遅延調整回路３６の遅延調整についてのみ説明し、他の機能説明は省略する。
【００８４】
図７（ａ）ないし図７（ｏ）は、ＡＤ変換部４０Ａにおける画像信号の書込動作に関連する主要な信号のタイミングチャートである。ＡＤ変換部４０Ａから出力される４画素分のデジタル画像信号Ｄ１〜Ｄ４（図７（ｆ），７（ｈ），７（ｊ），７（ｌ））は、デジタル画像信号ＤＶ１（図７（ｄ））を４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４（図７（ｅ），７（ｇ），７（ｉ），７（ｋ））によってそれぞれラッチした画像信号である。これら４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／４（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。従って、ＡＤ変換部４０Ａから出力される４画素分のデジタル画像信号Ｄ１〜Ｄ４は、それぞれラッチクロック信号ＳＬＴ１〜ＳＬＴ４の各信号周期毎に毎回更新される。この場合に、ビデオプロセッサ６０（図１）を介して４画素分のデジタル画像信号Ｄ１〜Ｄ４が確実に処理されるためには、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４によってデジタル画像信号Ｄ１〜Ｄ４がラッチされた後次のデジタル画像信号Ｄ１がラッチされるまでの間に４画素分のデジタル画像信号をサンプリングする必要がある。すなわち、図７（ｎ）に示すように、書込サンプリングクロック信号Ｓｗの立ち上がりエッジの位相は、ラッチクロック信号ＳＬＴ４の立ち上がりエッジからラッチクロック信号ＳＬＴ１の立ち上がりエッジまでの間で調整することが好ましい。遅延調整回路３６（図６）は、コモンラッチ信号ＣＬＴ（あるいは書込基準クロック信号ＳＤＣＬＫ１）の立ち上がりエッジを、調整して上記書込サンプリングクロック信号Ｓｗを生成している。これにより、この書込サンプリングクロック信号Ｓｗを用いて、ビデオプロセッサ６０の入力側に設けられたコモンラッチ４８において４画素分のデジタル画像信号Ｄ１〜Ｄ４を確実にサンプリングすることができる。
【００８５】
Ｃ．第３実施例：
図８は、この発明の第３実施例としての画像処置装置の全体構成を示すブロック図である。この画像処理装置の構成は、図１に示す第１実施例の構成とほぼ同じであるが、ＡＤ変換部４０を図６に示すＡＤ変換部４０Ａに置き換えた点、および、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４をビデオプロセッサ６０にも供給している点が異なっている。
【００８６】
第２実施例で説明したように、ＡＤ変換部４０Ａ（図６）から出力されるデジタル画像信号Ｄ１〜Ｄ４は、直並列変換器４９Ａの４つのラッチ４４〜４７においてラッチクロック信号ＳＬＴ１〜ＳＬＴ４の立ち上がりエッジでラッチされている。従って、ビデオプロセッサ６０において、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４をデジタル画像信号Ｄ１〜Ｄ４のサンプリングに利用すれば安定したサンプリングを実現することができる。
【００８７】
Ｄ．第４実施例：
図９は、第４実施例における書込サンプリングクロック生成部３０ＡおよびＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第４実施例における画像処理装置の全体構成は、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ａに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００８８】
書込サンプリングクロック生成部３０Ａは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、サンプリングクロック選択生成回路３４をサンプリングクロック選択生成回路３４Ａに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【００８９】
本実施例のサンプリングクロック選択生成回路３４Ａには、ドットクロック信号ＤＣＬＫ１に加えて、書込基準クロック信号ＳＤＣＬＫ１と水平同期信号ＨＳＹＮＣ１とが入力されている。
【００９０】
図１０は、サンプリングクロック選択生成回路３４Ａの一例を示す回路図である。サンプリングクロック選択生成回路３４Ａは４つのＤフリップフロップ２２６ａ〜２２６ｄから構成されたシフトレジスタと、遅延回路２２６ｅとを備えている。書込基準クロック信号ＳＤＣＬＫ１は第１のＤフリップフロップ２２６ａのデータ入力端子に入力されている。ドットクロック信号ＤＣＬＫ１は遅延回路２２６ｅに入力されている。遅延回路２２６ｅから出力されたドットクロック信号ＤＣＬＫ１’は４つのＤフリップフロップ２２６ａ〜２２６ｄのクロック端子に共通に入力されている。また、水平同期信号ＨＳＹＮＣ１は、４つのＤフリップフロップ２２６ａ〜２２６ｄのリセット端子に共通に入力されている。
【００９１】
図１１（ａ）ないし図１１（ｇ）は、サンプリングクロック選択生成回路３４Ａの動作を示すタイミングチャートである。以下、図１１のタイミングチャートに則してサンプリングクロック選択生成回路３４Ａの動作を説明する。第１のＤフリップフロップ２２６ａ（図１０）は、データ入力端子から入力された書込基準クロック信号ＳＤＣＬＫ１を、ドットクロック信号ＤＣＬＫ１’の立ち上がりエッジでサンプリングし、第１のラッチクロック信号ＳＬＴ１を出力する。図１１（ａ）〜（ｃ）には、書込基準クロック信号ＳＤＣＬＫ１、ドットクロック信号ＤＣＬＫ１’、第１のラッチクロック信号ＳＬＴ１の波形が示されている。第２のＤフリップフロップ２２６ｂは、Ｄフリップフロップ２２６ａから出力された第１のラッチクロック信号ＳＬＴ１（図１１（ｃ））をドットクロック信号ＤＣＬＫ１’でサンプリングし、第２のラッチクロック信号ＳＬＴ２を出力する。同様に、Ｄフリップフロップ２２６ｃ、２２６ｄは、それぞれ第３のラッチクロック信号ＳＬＴ３および第４のラッチクロック信号ＳＬＴ４を出力する。図１１（ｄ）〜（ｆ）には、ラッチクロック信号ＳＬＴ２〜ＳＬＴ４の波形が示されている。このようにしてサンプリングクロック選択生成回路３４Ａは、順次位相が９０度ずつ異なる４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４（図１１（ｃ）〜（ｆ））を出力する。
【００９２】
Ｄフリップフロップ２２６ａ〜２２６ｄは、そのリセット端子にＬレベルが入力されると、それぞれの出力信号ＳＬＴ１〜ＳＬＴ４をＬレベルに変化させる。一方、リセット端子にＨレベルが入力されると、リセット状態が解除され、再び上述の動作を開始してラッチクロック信号ＳＬＴ１〜ＳＬＴ４を出力する。したがって、Ｄフリップフロップのリセット信号として図１１（ｇ）に示すような水平同期信号ＨＳＹＮＣ１を用いれば、水平同期信号ＨＳＹＮＣ１と４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４との位相関係を常に同じ位相関係に保つことが可能となる。
【００９３】
このラッチクロック信号ＳＬＴ１〜ＳＬＴ４をラッチ４４〜４７（図９）に供給すれば、各水平ラインの先頭の画素の画像信号を常に第１のラッチ４４でサンプリングすることができる。一方、上述したような水平同期信号ＨＳＹＮＣ１によるリセット動作を行わない場合には、１水平ライン上に存在する第１番目の画素の画像信号をサンプリングするラッチは固定されておらず、いずれのラッチが用いられるかが各水平ライン毎に変動する可能性がある。これに対し、本実施例においては、第１番目の画素信号は、常に第１番目のラッチ４４でサンプリングされる。なお、リセット信号としては、図１１（ｇ）に示す水平同期信号ＨＳＹＮＣ１に限られず、例えば、水平同期信号ＨＳＹＮＣ１のパルスと常に一定の位相関係で発生するようなパルスを有する他の信号を用いてもよい。
【００９４】
図１２は、本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１２（ａ）〜（ｃ）は、上記の水平同期信号ＨＳＹＮＣ１と、書込基準クロック信号ＳＤＣＬＫ１と、ドットクロック信号ＤＣＬＫ１の波形を示している。また、図１２（ｄ）は、ＡＤ変換器４３（図９）から出力されるデジタル画像信号ＤＶ１の波形を示している。ＡＤ変換器４３に入力されたアナログ画像信号ＡＶ１はデジタル画像信号ＤＶ１に変換され、ドットクロック信号ＤＣＬＫ１（図１２（ｃ））の立ち上がりエッジに同期して出力される。デジタル画像信号ＤＶ１は、４つのラッチ４４〜４７に共通に入力され、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４に従い保持される。ラッチ４４〜４７で保持された４つのデジタル画像信号Ｄ１〜Ｄ４は、順次９０度ずつ位相の異なるデータとなって出力される。図１２（ｅ）〜（ｈ）は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形を示しており、図１２（ｉ）〜（ｌ）は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４に従い出力されたデジタル画像信号Ｄ１〜Ｄ４を示している。
【００９５】
図１２は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４のそれぞれをラッチ４４〜４７に供給し、サンプリング動作（ラッチ動作）をラッチ４４、４５、４６、４７の順に行わせた場合について示しているが、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４のそれぞれを供給するラッチを変えることにより、ラッチの動作順序を変えてもよい。
【００９６】
なお、本実施例では、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形が、ハイレベルとローレベルの期間でほぼ等しい場合を示しているが、これに限定されるものではない。第１実施例で示したように、ハイレベルとローレベルの期間の比が１：７のように異なっていてもよい。すなわち、ラッチ４４〜４７のサンプリング（ラッチ）のタイミングを指示する各ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の立ち上がりエッジの位相が順次９０度ずつずれていればよい。このような、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形の変形は、ドットクロック信号ＤＣＬＫ１や書込基準クロック信号ＳＤＣＬＫ１等を利用して容易に実行することができる。また、このような波形の変形は、他の各実施例においても同様に実行することができる。
【００９７】
本実施例においては、書込サンプリングクロック生成部３０Ａの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【００９８】
Ｅ．第５実施例：
図１３は、第５実施例における書込サンプリングクロック生成部３０ＢとＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第５実施例における画像処理装置の全体構成も、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ｂに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００９９】
書込サンプリングクロック生成部３０Ｂは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、サンプリングクロック選択生成回路３４をサンプリングクロック選択生成回路３４Ｂに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【０１００】
図１４は、サンプリングクロック選択生成回路３４Ｂの内部構成を示すブロック図である。サンプリングクロック選択生成回路３４Ｂは、位相比較器３６７と、４つの遅延回路３６８ａ〜３６８ｄとを備えている。遅延回路３６８ａ〜３６８ｄのそれぞれは、内部に図示しないＵｐ／Ｄｏｗｎカウンタと遅延調整回路とを備えている。遅延調整回路としては、例えば、複数個の遅延調整用バッファを直列に配置したものを用いることができる。
【０１０１】
位相比較器３６７は、入力される２つの信号の位相を比較して、その位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する回路である。位相比較器３６７には、ＰＬＬ回路３１（図１３）から出力された書込基準クロック信号ＳＤＣＬＫ１と遅延回路３６８ｄから出力された帰還信号ＦＢが入力されている。
【０１０２】
遅延回路３６８ａ〜３６８ｄの内部に備えられたＵｐ／Ｄｏｗｎカウンタは、位相比較器３６７から出力されたＵｐ／Ｄｏｗｎ信号に応じてカウンタの出力値を変化させる。カウンタの出力値は、遅延調整回路による遅延量の調整に用いられる。例えば、Ｕｐ信号によりカウンタ出力値が大きくなった場合には、遅延調整用バッファの使用個数を増加させて遅延量を大きくし、Ｄｏｗｎ信号によりカウンタ出力値が小さくなった場合には、遅延調整用バッファの使用個数を減少させて遅延量を小さくする。このようにして、４つの遅延回路３６８ａ〜３６８ｄにおける遅延量が調整される。
【０１０３】
遅延回路３６８ａに入力した書込基準クロック信号ＳＤＣＬＫ１は、４つの遅延回路３６８ａ〜３６８ｄを通過することにより、書込基準クロック信号ＳＤＣＬＫ１からほぼ１周期遅れた帰還信号ＦＢとなって、位相比較器３６７に入力される。位相比較器３６７は、再び２つの信号ＳＤＣＬＫ１，ＦＢの位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する。このようにして２つの信号ＳＤＣＬＫ１，ＦＢの位相が調整され、書込基準クロック信号ＳＤＣＬＫ１と遅延回路３６８ａ〜３６８ｃから出力される３つの信号とが、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４としてサンプリングクロック選択生成回路３４Ｂから出力される。このラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、それぞれ９０度ずつ位相がずれた信号である。
【０１０４】
なお、図１４においては、書込基準クロック信号ＳＤＣＬＫ１をそのままラッチクロック信号ＳＬＴ１として利用しているが、４つの遅延回路３６８ａ〜３６８ｄから出力される信号をサンプリングクロック信号ＳＬＴ１〜ＳＬＴ４として用いてもよい。
【０１０５】
また、本実施例においては、Ｕｐ／Ｄｏｗｎカウンタは遅延回路３６８ａ〜３６８ｄのそれぞれに設けられているが、位相比較器３６７の内部に設けてもよい。この場合には、Ｕｐ／Ｄｏｗｎカウンタが１つで済むという利点がある。
【０１０６】
このように生成されたラッチクロック信号ＳＬＴ１〜ＳＬＴ４を用いても、第４実施例と同様の処理を行うことができる。本実施例においては、第１〜第３実施例と異なり、周波数の高いドットクロック信号ＤＣＬＫ１を利用しないので、サンプリングクロック選択生成回路３４Ｂの消費電力を比較的小さくすることができる。
【０１０７】
なお、本実施例においては、書込サンプリングクロック生成部３０Ｂの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【０１０８】
Ｆ．第６実施例：
図１５は、第６実施例における書込サンプリングクロック生成部３０ＣとＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第６実施例における画像処理装置の全体構成は、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ｃに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【０１０９】
書込サンプリングクロック生成部３０Ｃは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、ＰＬＬ回路３１およびサンプリングクロック選択生成回路３４をＰＬＬ回路３１Ａおよびサンプリングクロック選択生成回路３４Ｃに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【０１１０】
第１のＰＬＬ回路３１Ａは、水平同期信号ＨＳＹＮＣ１から書込基準クロック信号ＳＤＣＬＫ１を出力するとともに、書込基準クロック信号ＳＤＣＬＫ１と９０度位相の異なるクロック信号ＳＤＣＬＫ１Ｑを出力することができる。この第１のＰＬＬ回路３１Ａとしては、例えば、ＩＣＳ社のＩＣＳ１５２２を用いることができる。
【０１１１】
サンプリングクロック選択生成回路３４Ｃは、入力された書込基準クロック信号ＳＤＣＬＫ１，ＳＤＣＬＫ１Ｑからラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成する。サンプリングクロック選択生成回路３４Ｃに入力される２つの書込基準クロック信号ＳＤＣＬＫ１、ＳＤＣＬＫ１Ｑは、互いに９０度位相のずれた信号である。従って、サンプリングクロック選択生成回路３４Ｃ内部で２つの信号ＳＤＣＬＫ１，ＳＤＣＬＫ１Ｑを反転させた信号を生成すれば、９０度ずつ位相の異なる４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を容易に生成することができる。
【０１１２】
この回路構成を用いる場合には、サンプリングクロック選択生成回路３４Ｃを反転回路で構成することができるので、サンプリングクロック選択生成回路３４Ｃの構成を簡略かすることができる。また、消費電力を比較的小さくすることができる。
【０１１３】
本実施例においては、書込サンプリングクロック生成部３０Ｃの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【０１１４】
Ｇ．第７実施例：
図１６は、図８のビデオプロセッサ６０内部のインターフェイス部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。このデジタル画像信号位相調整回路郡は、３つのＡＤ変換部４０Ａのそれぞれから出力されるデジタル画像信号ごとに備えられている。このデジタル画像信号位相調整回路郡は、複数段のデジタル画像信号位相調整回路で構成されており、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有している。最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給する機能を有している。最終段のデジタル画像信号位相調整回路は、前段から供給されたＮｗ個のデジタル画像信号を同じ位相で保持する機能を有している。
【０１１５】
各段のデジタル画像信号位相調整回路はラッチで構成されている。各ラッチには、図９のサンプリングクロック選択回路３０Ａで生成されたラッチクロック信号ＳＬＴ１〜ＳＬＴ４のいずれかが入力されている。
【０１１６】
第１段目の４つのラッチ２３０ａ〜２３０ｄは、ＡＤ変換部４０Ａから出力された順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４をビデオプロセッサ６０内部に取り込むためのラッチである。第２段目の２つのラッチ２３２ａ，２３２ｂは、第１段目の４つのラッチから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を１つおきに２つずつまとめて、それぞれ出力するためのラッチである。第３段目のラッチ２３４は、第２段目の２つのラッチ２３２ａ，２３２ｂでそれぞれまとめられた位相の異なる２組のデジタル画像信号をさらに１つにまとめて、同位相のデジタル画像信号Ｄｃｏｍとして出力するための回路である。
【０１１７】
図１７（ａ）ないし図１７（ｐ）は、図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。図１７（ａ）〜（ｄ）は、図１２に示すＡＤ変換部４０Ａから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を示している。図１７（ｅ）〜（ｈ）は、ビデオプロセッサ６０に入力されるラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形を示している。
【０１１８】
図１６の第１段目のラッチ２３０ａ〜２３０ｄには、それぞれデジタル画像信号Ｄ１、Ｄ３、Ｄ２、Ｄ４が入力されている。ラッチ２３０ａは、デジタル画像信号Ｄ１を、ラッチクロック信号ＳＬＴ３でサンプリングして、デジタル画像信号Ｄ１と１８０度位相が異なるデジタル画像信号ＬＤ１を出力する。同様にして、ラッチ２３０ｂ〜２３０ｄからはそれぞれラッチクロック信号ＳＬＴ１、ＳＬＴ４、ＳＬＴ２に従いデジタル画像信号ＬＤ３、ＬＤ２、ＬＤ４が出力される。図１７（ｉ）〜（ｌ）は、ラッチ２３０ａ〜２３０ｄから出力されるデジタル画像信号ＬＤ１、ＬＤ３、ＬＤ２、ＬＤ４を示している。
【０１１９】
第２段目のラッチ２３２ａには、順次位相の異なる４つのデジタル画像信号ＬＤ１〜ＬＤ４のうち１つおきのデジタル画像信号ＬＤ１とＬＤ３とが入力されている。ラッチ２３２ａは、デジタル画像信号ＬＤ１、ＬＤ３をラッチクロック信号ＳＬＴ２の立ち上がりエッジでサンプリングして、デジタル画像信号ＬＤ１、ＬＤ３のデータを含むデジタル画像信号ＬＤ５を出力する。同様に、ラッチ２３２ｂはデジタル画像信号ＬＤ２、ＬＤ４をラッチクロック信号ＳＬＴ３でサンプリングして、デジタル画像信号ＬＤ２、ＬＤ４のデータを含むデジタル画像信号ＬＤ６を出力する。図１７（ｍ），（ｎ）は、ラッチ２３２ａ，２３２ｂから出力されるデジタル画像信号ＬＤ５、ＬＤ６を示している。
【０１２０】
第３段目のラッチ２３４には、位相の異なる２つのデジタル画像信号ＬＤ５，ＬＤ６が入力されている。ラッチ２３４は、デジタル画像信号ＬＤ５、ＬＤ６をラッチクロック信号ＳＬＴ４でサンプリングして、デジタル画像信号ＬＤ１〜ＬＤ４のデータを含むデジタル画像信号Ｄｃｏｍ（図１７（ｏ））を出力する。このように、複数段のラッチを用いることによりデジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号Ｄｃｏｍとして出力することができる。
【０１２１】
このように、複数段のラッチを用いて、順次位相の異なるいくつかおきの信号をまとめながら同位相の信号としてゆけば、安定したサンプリングを実現することが可能となる。すなわち、この場合には、各ラッチにおいて、まとめる対象となる各デジタル画像信号のデータ変化点とまとめるためのサンプリング点（ラッチクロック信号の立ち上がりエッジ）との間隔を比較的大きく確保することができるため、各デジタル画像信号のデータ変化点でサンプリングしてしまう可能性を低減できる。例えば、図１７に示すように４つの順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４（図１７（ａ）〜（ｄ））が入力されている場合には、ラッチクロック信号ＳＬＴ４から９０度位相を遅らせた信号ＳＬＴ４’（図１７（ｐ））により一度にすべての信号Ｄ１〜Ｄ４をサンプリングして、同位相として出力することも可能である。しかし、この場合にはサンプリング点（ラッチクロック信号ＳＬＴ４’の立ち上がりエッジ）とデジタル画像信号Ｄ１およびＤ４のデータ変化点との間隔がそれぞれ１周期の１／８と小さくなってしまう。これに対し、図１６に示すような複数段のラッチを用いて順次位相の異なる信号を１つおきにサンプリングする場合には、例えば、デジタル画像信号ＬＤ１、ＬＤ３（図１７（ｉ），（ｊ））をラッチクロック信号ＳＬＴ２でサンプリングする場合には、サンプリング点（ラッチクロック信号ＳＬＴ２の立ち上がりエッジ）と２つの信号ＬＤ１、ＬＤ３の変化点との間隔を各信号の１周期の１／４と比較的大きくすることができる。
【０１２２】
また、本実施例においては、上述のようにラッチクロック信号ＳＬＴ１〜ＳＬＴ４をラッチ４４〜４７に供給するとともにビデオプロセッサ６０にも供給しているので、ＡＤ変換部４０Ａから出力されるデジタル画像信号Ｄ１〜Ｄ４に適したタイミングでサンプリングすることが可能となっている。このようにすれば、動作温度によって各クロック信号の遅延等にバラツキが生じる場合にも、バラツキによる誤動作を回避することができる。
【０１２３】
なお、このデジタル画像信号位相調整回路は、本実施例においてはビデオプロセッサ６０内部に設けられているが、ＡＤ変換部４０Ａ（図９）の内部に設けてもよい。この場合には、第１実施例と同様に、デジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号ＤｃｏｍとしてＡＤ変換部４０Ａから出力することができる。この場合には、ビデオプロセッサ６０にラッチクロック信号ＳＬＴ１〜ＳＬＴ４のすべてを供給しなくてよいが、ビデオプロセッサ６０内でデジタル画像信号Ｄｃｏｍをサンプリングするためにラッチクロック信号ＳＬＴ１〜ＳＬＴ４の少なくとも１個を供給することが好ましい。
【０１２４】
このようにビデオプロセッサ６０内部に取り込まれたデジタル画像信号Ｄｃｏｍは、第１実施例で説明したようにフレームメモリ５０に格納される。
【０１２５】
Ｈ．他の実施の形態
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２６】
（１）上記各実施例においては、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣなどの比較的周波数が高い信号がサンプリングクロック生成部において生成されている。これらのような比較的周波数が高い信号を、プリント基板上に形成された配線を伝送させる場合には、それらに無視できない波形の乱れや遅延等が生じる場合がある。したがって、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣなどは、集積化された１チップ内部で生成および利用して、チップの外部に出力しないことが好ましい。
【０１２７】
従って、上記各実施例において、サンプリングクロック生成部と少なくとも１つのＡＤ変換部とが１チップに集積化されている場合を想定しているので上記の問題を低減することができる。また、サンプリングクロック生成部と少なくとも１つのＡＤ変換部とを１チップ化しない場合でも、ドットクロック信号ＤＣＬＫ１および量子化サンプリング信号ＳＡＤＣをチップの外部に出力しなくて済むように、ＰＬＬ回路３２，３３とサンプリングクロック選択生成回路３４（あるいは３４Ａ、３４Ｂ）と、１つのＡＤ変換部４０とが、１チップ内に集積化されていることが好ましい。
【０１２８】
（２）図２に示す書込サンプリングクロック生成部３０では、水平同期信号ＨＳＹＮＣ１を第１のＰＬＬ回路３１でＮｓ１倍に逓倍することによって、書込基準クロック信号ＳＤＣＬＫ１を生成しているが、この代わりに、ドットクロック信号ＤＣＬＫ１を１／Ｎｗ（Ｎｗはラッチの使用個数）に分周することによって書込基準クロック信号ＳＤＣＬＫ１を生成してもよい。この場合には、水平同期信号ＨＳＹＮＣ１を１つのＰＬＬ回路で逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成することができる。換言すれば、書込基準クロック信号ＳＤＣＬＫ１を生成するための回路としては、ＰＬＬ回路や分周器などの種々の回路構成を採用することができる。
【０１２９】
上述の変形は、図５に示す読出サンプリングクロック生成部７０における読出基準クロック信号ＳＤＣＬＫ２とドットクロック信号ＤＣＬＫ２の生成に係わる回路に関しても適用可能である。
【０１３０】
（３）上記各実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
【０１３１】
（４）なお、この発明は、ＡＤ変換やＤＡ変換の機能を有する種々の画像処理装置に適用可能であり、例えば、液晶プロジェクタなどの投写型表示装置に適用できる。また、液晶パネルを用いた画像表示装置に限らず、ＣＲＴやプラスマディスプレイ等の表示手段を用いた画像表示装置や、それらを含む種々の電子機器に適用できる。
【図面の簡単な説明】
【図１】この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。
【図２】書込サンプリングクロック生成部３０と１つのＡＤ変換部４０の内部構成を示すブロック図である。
【図３】画像信号の書込動作に関連する主要な信号を示すタイミングチャートである。
【図４】ラッチ４７の動作を停止させた場合の書込動作に関連する主要な信号のタイミングチャートである。
【図５】読出サンプリングクロック生成部７０と１つのＤＡ変換部８０の内部構成を示すブロック図である。
【図６】第２実施例における書込サンプリングクロック生成部３０およびＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図７】ＡＤ変換部４０Ａにおける画像信号の書込動作に関連する主要な信号のタイミングチャートである。
【図８】この発明の第３実施例としての画像処置装置の全体構成を示すブロック図である。
【図９】第４実施例における書込サンプリングクロック生成部３０ＡおよびＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１０】サンプリングクロック選択生成回路３４Ａの一例を示す回路図である。
【図１１】サンプリングクロック選択生成回路３４Ａの動作を示すタイミングチャートである。
【図１２】本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
【図１３】第５実施例における書込サンプリングクロック生成部３０ＢとＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１４】サンプリングクロック選択生成回路３４Ｂの内部構成を示すブロック図である。
【図１５】第６実施例における書込サンプリングクロック生成部３０ＣとＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１６】図８のビデオプロセッサ６０内部のインターフェイス部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。
【図１７】図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。
【符号の説明】
２０…同期分離回路
３０…書込サンプリングクロック生成部
３０Ａ…書込サンプリングクロック生成部
３０Ｂ…書込サンプリングクロック生成部
３０Ｃ…書込サンプリングクロック生成部
３１…ＰＬＬ
３２…ＰＬＬ
３３…ＰＬＬ
３４…サンプリングクロック選択生成回路
３４Ａ…サンプリングクロック選択生成回路
３４Ｂ…サンプリングクロック選択生成回路
３４Ｃ…サンプリングクロック選択生成回路
３５…選択制御回路
３６…遅延調整回路
３８…ＣＰＵインターフェイス回路
４０…ＡＤ変換部
４０Ａ…ＡＤ変換部
４１…ΔΣ変調回路
４２…デジタルフィルタ
４３…ＡＤ変換器
４４〜４７…ラッチ
４８…コモンラッチ
４９…直並列変換器
４９Ａ…直並列変換器
５０…フレームメモリ
６０…ビデオプロセッサ
７０…読出サンプリングクロック生成部
７１…ＰＬＬ
７２…ＰＬＬ
７３…ＰＬＬ
７４…サンプリングクロック選択生成回路
７５…選択制御回路
７８…ＣＰＵインターフェイス回路
８０…ＤＡ変換部
８１…ＤＡ変換器
８５…ビデオスイッチ
９０…表示制御回路
１００…ディスプレイ装置
１１０…ＣＰＵ
１２０…ＲＡＭ
１２２…書込制御信号調整手段
１２４…読出制御信号調整手段
１３０…バス
１４０…個数決定回路
２２６ｅ…遅延回路
２２６ａ〜２２６ｄ…Ｄフリップフロップ
２３０ａ〜２３０ｄ…ラッチ
２３２ａ，２３２ｂ…ラッチ
２３４…ラッチ
３６７…位相比較器
３６８ａ〜３６８ｄ…遅延回路
【発明の属する技術分野】
この発明は、ＡＤ変換やＤＡ変換の機能を有する画像処理装置およびそのための集積化回路に関し、特に、高周波数の画像信号を処理するための技術に関する。
【０００２】
【従来の技術】
画像処理装置においては、入力されるアナログ画像信号をＡＤ変換器によってデジタル画像信号に変換し、この変換されたデジタル画像信号に種々の加工を施し、その後ＤＡ変換してアナログ画像信号に戻し、ディスプレイ装置に画像を表示している。
【０００３】
この画像処理装置において取り扱わなければならない画像信号の周波数は、近年の映像技術の進歩に伴って次第に高くなる傾向にある。従って、画像処理装置を実現するためのハードウェア回路の処理速度も、画像信号の高周波数化に応じて高速化する必要がある。しかし、一般にハードウェア回路の処理速度は、これを構成するためのデバイスの性能に依存しているため、高周波数の画像信号を取り扱うことが困難であるという問題があった。
【０００４】
【発明が解決しようとする課題】
この発明は、従来技術における上述の課題を解決するためになされたものであり、周波数の高い画像信号に対して、容易に信号の処理を行うことのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の画像処理装置は、
入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、
前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの第２の周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、
前記使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作を制御し、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号を供給することによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号を１組のデジタル画像信号として出力させる書込制御信号調整手段と、
を備えることを特徴とする。
【０００６】
この画像処理装置では、直並列変換器において、ＡＤ変換器で量子化されて出力されたＮｗ個の連続した画素のデジタル画像信号がＮｗ個の画素信号保持回路でそれぞれ１画素ずつ保持されて、Ｎｗ個の画素のデジタル画像信号毎に１組のデジタル画像信号として並列に出力されるので、デジタル画像信号を比較的低い第１のドットクロック信号の周波数の１／Ｎｗの周波数で処理することができる。また、この画像処理装置では、さらに、第１のアナログ画像信号の周波数に応じて画素信号保持回路の使用個数Ｎｗを調整することにより、第１のドットクロック信号の周波数が高い場合にも、比較的低い第１のサンプリングクロック信号の周波数でデジタル画像信号を扱うことができるので、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に対応することができる。
【０００７】
上記画像処理装置において、
使用されない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させる選択制御回路を備え、
前記書込制御信号調整手段は、
前記使用個数Ｎｗの値に従って、前記選択制御回路を制御することが好ましい。
【０００８】
こうすれば、使用しない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させることができるので、消費電力を低減することができる。
【０００９】
上記画像処理装置において、
前記第１のドットクロック信号の周波数に従って前記画素信号保持回路の使用個数Ｎｗを決定する個数決定回路を備えることが好ましい。
【００１０】
個数決定回路は、第１のドットクロック信号の周波数に応じて（例えば、画像処理装置において直並列変換器から出力されたデジタル画像信号を処理することが可能な信号周波数と第１のドットクロック信号の周波数との関係から）画素信号保持回路の使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
【００１１】
上記画像処理装置において、
前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力されることが好ましい。
【００１２】
このようにすれば、Ｎｗ個の画素信号保持回路で利用された順次位相が異なるＮｗ個の第２のサンプリングクロック信号を利用して１組のデジタル画像信号を確実にサンプリングすることができる。
【００１３】
上記画像処理装置において、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記第１のドットクロック信号とに従って、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１４】
あるいは、前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号を順次遅延させることにより順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１５】
また、前記第１のサンプリングクロック生成回路は、
さらに、前記第１のサンプリングクロック信号と互いに９０度位相が異なる９０度位相差クロック信号を生成し、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記９０度位相差クロック信号とから、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００１６】
上記いずれのようにしても、第２のサンプリングクロック生成回路において、順次位相が異なるＮｗ個の第２のサンプリングクロック信号を容易に生成することができる。上記３種類の第２のサンプリングクロック生成回路のうち、特に、２、３番目の第２のサンプリングクロック生成回路は、周波数の高い第１のドットクロック信号を利用せずに第２のサンプリングクロック信号を生成することができる。従って、第２のサンプリングクロック生成回路の構成が容易である。
【００１７】
さらに、前記第２のサンプリングクロック生成回路は、
前記第１の同期信号と前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を初期化することが好ましい。
【００１８】
こうすれば、Ｎｗ個の第２のサンプリングクロック信号のそれぞれが、常に第１の同期信号と同じ位相関係を有するので、第１の同期信号間に含まれる第１のアナログ画像信号の時系列に並んだ画素のそれぞれを、常に同じ一定の位相関係でサンプリングすることができる。
【００１９】
上記画像処理装置において、
前記１組のデジタル画像信号のサンプリングに適した位相を有する第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路を備え、
前記第３のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力されることが好ましい。
【００２０】
このようにすれば、第３のサンプリングクロック信号を利用して１組のデジタル画像信号を確実にサンプリングすることができる。
【００２１】
上記画像処理装置において、
さらに、前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数のＮｘ（Ｎｘは２以上の整数）倍の周波数を有する第４のサンプリングクロック信号を生成する第４のサンプリングクロック生成回路を備え、
前記ＡＤ変換器は、ΔΣ変調回路とデジタルフィルタとを備え、前記第４のサンプリングクロック信号に応じて前記第１のアナログ画像信号を量子化するとともに、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するようにしてもよい。
【００２２】
ΔΣ変調回路とデジタルフィルタとを備えるＡＤ変換器は、比較的小規模な構成で高速かつ高精度な処理を実現できる。
【００２３】
また、上記画像処理装置において、
前記第１のアナログ画像信号は、複数の色信号を含み、
前記ＡＤ変換器は、それぞれの色信号に対応する複数のＡＤ変換要素を備えており、
前記直並列変換器は、それぞれの色信号に対応する複数の変換要素を備えているようにしてもよい。
【００２４】
上記画像処理装置において、
前記直並列変換器は、
Ｎｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
【００２５】
こうすれば、各段のデジタル画像信号位相調整回路において、比較的余裕のあるタイミングでサンプリングすることができるので、順次位相の異なるＮｗ個のデジタル画像信号を容易に同位相のデジタル画像信号とすることができる。
【００２６】
上記画像処理装置において、
デジタル画像信号を記憶するための画像メモリと、
前記Ｎｗ個の連続した画素のデジタル画像信号を前記画像メモリ内の連続した記憶領域に書き込む書込制御手段と、
を備えることが好ましい。
【００２７】
書込制御手段は、得られたＮｗ個の画素に対するＮｗ個のデジタル画像信号を、画像メモリの連続した記憶領域に書き込むので、画像メモリ内には、元の画素配列の通りに画像信号が格納される。
【００２８】
ここで、前記書込制御手段は、
前記直並列変換器から並列に出力されたＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持するようにしてもよい。
【００２９】
また、上記画像処理装置において、
Ｍｒ個（Ｍｒは２以上の整数）のＤＡ変換器と、出力される第２のアナログ画像信号をサンプリングするための周波数を有する第２のドットクロック信号を生成する第２のドットクロック生成回路と、前記第２のドットクロック信号の周波数の１／Ｎｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるＤＡ変換器の個数を示す）の周波数を有し、前記第２のアナログ画像信号の第２の同期信号に同期する第５のサンプリングクロック信号を生成する第５のサンプリングクロック生成回路と、
前記第２のドットクロック信号から、前記第５のサンプリングクロック信号の周波数を有し前記第２のドットクロック信号の１周期ずつ順次位相が異なるＮｒ個の第６のサンプリングクロック信号を生成する第６のサンプリングクロック生成回路と、
前記第５のサンプリングクロック信号に同期して、前記画像メモリからＮｒ個の連続した画素のデジタル画像信号を読み出す読出制御手段と、
前記使用個数Ｎｒの値に従って使用されない（Ｍｒ−Ｎｒ）個のＤＡ変換器の動作を停止させるＤＡ変換選択制御回路と、
前記第２のドットクロック信号の周波数に従って前記ＤＡ変換器の使用個数Ｎｒを決定し、前記ＤＡ変換選択制御回路を制御するとともに、前記第５と第６のサンプリングクロック生成回路の動作を前記使用個数Ｎｒの値に従って制御し、前記Ｎｒ個の第５のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の連続した画素のデジタル画像信号を前記Ｎｒ個のＤＡ変換器で順次ＤＡ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のＤＡ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、前記第２のドットクロック信号に同期して順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備えるようにしてもよい。
【００３０】
上記画像処理装置では、ＤＡ変換器が、第２のドットクロック信号の１／Ｎｒの周波数でＤＡ変換を行えばよいので、比較的低い周波数でデジタル画像信号を高周波数のアナログ画像信号に変換することができる。また、ビデオスイッチは、Ｎｒ個の部分アナログ画像信号を順次切換えるだけで、元の画素配列通りの画像を表すアナログ画像信号を生成することができる。なお、画素信号保持回路の個数ＮｗとＤＡ変換器の個数Ｎｒとは、互いに異なる値であってもよく、また、同じ値であってもよい。上記第１の画像処理装置では、さらに、第２のアナログ画像信号の周波数に応じてＤＡ変換器の使用個数Ｎｒを調整することにより、比較的低い周波数から非常に高い周波数までの第２のアナログ画像信号に対応することができる。また、使用しない（Ｍｒ−Ｎｒ）個のＤＡ変換器の動作を停止させることができるので、消費電力を低減することができるという効果もある。
【００３１】
本発明の集積化回路は、入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記第１のドットクロック信号の周波数に応じて設定される前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、を備え、
前記画素信号保持回路の使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作が制御され、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号が供給されることによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号が１組のデジタル画像信号として出力されることを特徴とする。
【００３２】
この集積化回路を画像処理装置に適用すれば、本発明の画像処理装置と同様の作用・効果を得ることができる。また、本発明の集積化回路から出力されるデジタル画像信号の周波数は第１のドットクロック信号の周波数の１／Ｎｗの周波数と比較的低いため、高周波数の信号の存在によって発生する雑音による影響を比較的低減することができる。
【００３３】
上記集積化回路において、
使用されない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させる選択制御回路を備え、
前記画素信号保持回路の使用個数Ｎｗの値に従って、前記選択制御回路の動作が制御されることが好ましい。
【００３４】
こうすれば、使用しない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させることができるので、消費電力を低減することができる。
【００３５】
上記集積化回路において、
前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記集積化回路から出力される、ことが好ましい。
【００３６】
このようにすれば、集積化回路から出力された１組のデジタル画像信号を前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を利用して確実にサンプリングすることができる。
【００３７】
上記集積化回路において、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記第１のドットクロック信号とに従って、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００３８】
あるいは、前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号を順次遅延させることにより順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００３９】
また、前記第１のサンプリングクロック生成回路は、
さらに、前記第１のサンプリングクロック信号と互いに９０度位相が異なる９０度位相差クロック信号を生成し、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記９０度位相差クロック信号とから、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成するようにしてもよい。
【００４０】
さらに、前記第２のサンプリングクロック生成回路は、
前記第１の同期信号と前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を初期化するようにしてもよい。
【００４１】
上記集積化回路において、
前記１組のデジタル画像信号のサンプリングに適した位相を有する第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路を備え、
前記第３のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画集積化回路から出力されるようにしてもよい。上記集積化回路は、さらに、
さらに、前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数のＮｘ（Ｎｘは２以上の整数）倍の周波数を有する第４のサンプリングクロック信号を生成する第４のサンプリングクロック生成回路を備え、
前記ＡＤ変換回路は、ΔΣ変調回路とデジタルフィルタとを備え、前記第４のサンプリングクロック信号に応じて前記第１のアナログ画像信号を量子化するとともに、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するようにしてもよい。
【００４２】
ΔΣ変調回路とデジタルフィルタとを備えるＡＤ変換器は、比較的小規模な構成で高速かつ高精度な処理を実現できるので、本発明の集積化回路に好適である。
【００４３】
【発明の実施の形態】
Ａ．第１実施例：
次に、本発明の実施の形態を実施例に基づき説明する。図１は、この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。この画像処理装置は、同期分離回路２０と、書込サンプリングクロック生成部３０と、ＲＧＢ３色の画像信号にそれぞれ対応した３つのＡＤ変換部４０と、フレームメモリ５０と、ビデオプロセッサ６０と、読出サンプリングクロック生成部７０と、ＲＧＢ３色の画像信号にそれぞれ対応した３つのＤＡ変換部８０と、表示制御回路９０と、ディスプレイ装置１００と、ＣＰＵ１１０と、個数決定回路１４０と、ＲＡＭ１２０とを備えるコンピュータである。ビデオプロセッサ６０と、ＣＰＵ１１０と、ＲＡＭ１２０と、個数決定回路１４０とは、バス１３０によって互いに接続されている。また、２つのサンプリングクロック生成部３０，７０と、表示制御回路９０もバス１３０に接続されているが、図１ではその接続を省略している。
【００４４】
同期分離回路２０は、入力されたコンポジット画像信号ＣＶから同期信号（水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１）を分離し、その同期信号とコンポーネント画像信号（同期信号を含まないアナログ画像信号）とを出力する。コンポーネント画像信号ＡＶ１は、ＲＧＢの３色の画像を表す３つの色信号で構成されている。同期分離回路２０で分離された水平同期信号ＨＳＹＮＣ１は、書込サンプリングクロック生成部３０に供給される。
【００４５】
同期分離回路２０から出力されたコンポーネント画像信号ＡＶ１は、３つのＡＤ変換部４０によって各色信号毎にデジタル画像信号に変換される。このＡＤ変換部４０の詳しい動作については後述する。
【００４６】
ビデオプロセッサ６０は、フレームメモリ５０への画像の書込み制御や読出し制御を行うためのマイクロプロセッサである。３つのＡＤ変換部４０で得られたデジタル画像信号は、一旦フレームメモリ５０に書き込まれ、必要に応じてフレームメモリ５０から読み出される。本実施例では、特に説明しないが、通常、画像信号をフレームメモリ５０への書き込みまたは読み出しの過程において種々の画像処理、例えば、画像の拡大縮小処理が実行される。フレームメモリ５０から読み出されたデジタル画像信号は、３つのＤＡ変換部８０でそれぞれ３つのアナログ色信号に変換される。この変換動作については後述する。これらの３つの色信号で構成されているアナログ画像信号ＡＶ２は、ディスプレイ装置１００に供給される。ディスプレイ装置１００は、このアナログ画像信号ＡＶ２と、表示制御回路９０から供給される同期信号（垂直同期信号ＶＳＹＮＣ２および水平同期信号ＨＳＹＮＣ２）に従って画像を表示する。
【００４７】
なお、ＡＤ変換動作と、フレームメモリ５０への画像信号の書込み動作とは、同期分離回路２０から出力された同期信号に同期して行われる。書込サンプリングクロック生成部３０は、水平同期信号ＨＳＹＮＣ１に基づいて、ＡＤ変換部４０で利用される複数のクロック信号を生成してＡＤ変換部４０に供給するとともに、ビデオプロセッサ６０を介して実行される種々の動作、例えばフレームメモリ５０への書込み動作に利用される書込サンプリングクロック信号Ｓｗを生成してビデオプロセッサ６０に供給する。
【００４８】
フレームメモリ５０からの画像信号の読み出し動作と、読み出された画像信号のＤＡ変換動作とは、表示制御回路９０から出力された同期信号に同期して行われる。読出サンプリングクロック生成部７０は、水平同期信号ＨＳＹＮＣ２に基づいて、ＤＡ変換部８０で利用される複数のクロック信号を生成してＤＡ変換部８０に供給するとともに、ビデオプロセッサ６０を介して実行される種々の画像処理、例えばフレームメモリ５０からの読出し動作に利用される読出サンプリングクロック信号Ｓｒを生成してビデオプロセッサ６０に供給する。
【００４９】
ＲＡＭ１２０には、書込制御信号調整手段１２２として機能するコンピュータプログラムと、読出制御信号調整手段１２４として機能するコンピュータプログラムが格納されている。書込制御信号調整手段１２２は、書込時に使用される各種のクロック信号の周波数を調整するためのパラメータ（後述する）を書込サンプリングクロック生成部３０に設定する。また、読出制御信号調整手段１２４は、読出時に使用される各種のクロック信号の周波数を調整するためのパラメータ（後述する）を読出サンプリングクロック生成部７０に設定する。これらの各手段の機能については後述する。
【００５０】
なお、これらの各手段の機能を実現するコンピュータプログラムは、フロッピディスクやＣＤ−ＲＯＭ等の、コンピュータ読み取り可能な記録媒体に記録された形態で提供される。コンピュータ（画像処理装置）は、その記録媒体からコンピュータプログラムを読み取って内部記憶装置または外部記憶装置に転送する。あるいは、通信経路を介してプログラム供給装置からコンピュータにコンピュータプログラムを供給するようにしてもよい。コンピュータの機能を実現する時には、内部記憶装置に格納されたコンピュータプログラムがコンピュータのＣＰＵ１１０（マイクロプロセッサ）によって実行される。また、記録媒体に記録されたコンピュータプログラムをコンピュータが直接実行するようにしてもよい。
【００５１】
この明細書において、コンピュータとは、ハードウェア装置とオペレーションシステムとを含む概念であり、オペレーションシステムの制御の下で動作するハードウェア装置を意味している。また、オペレーションシステムが不要でアプリケーションプログラム単独でハードウェア装置を動作させるような場合には、そのハードウェア装置自体がコンピュータに相当する。ハードウェア装置は、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取るための手段とを少なくとも備えている。コンピュータプログラムは、このようなコンピュータに、上述の各手段の機能を実現させるプログラムコードを含んでいる。なお、上述の機能の一部は、アプリケーションプログラムでなく、オペレーションシステムによって実現されていても良い。
【００５２】
なお、この発明における「記録媒体」としては、フレキシブルディスクやＣＤ−ＲＯＭ、光磁気ディスク、ＩＣカード、ＲＯＭカートリッジ、パンチカード、バーコードなどの符号が印刷された印刷物、コンピュータの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置等の、コンピュータが読取り可能な種々の媒体を利用できる。
【００５３】
図２は、書込サンプリングクロック生成部３０と１つのＡＤ変換部４０の内部構成を示すブロック図である。書込サンプリングクロック生成部３０は、３つのＰＬＬ回路３１，３２，３３と、サンプリングクロック選択生成回路３４と、選択制御回路３５と、遅延調整回路３６と、ＣＰＵインターフェイス回路３８とを備えている。ＡＤ変換部４０は、ΔΣ変調回路４１およびデジタルフィルタ４２を有するＡＤ変換器４３と、４つのラッチ４４〜４７および４つのラッチ４４〜４７から供給される信号を同じタイミングでラッチするコモンラッチ４８を有する直並列変換器４９とを含んでいる。
【００５４】
図３（ａ）ないし図３（ｏ）は、画像信号の書込動作に関連する主要な信号のタイミングチャートである。以下では、図２の回路の動作を図３（ａ）ないし図３（ｏ）のタイミングチャートに即して説明する。
【００５５】
書込サンプリングクロック生成部３０の第１のＰＬＬ回路３１は、同期分離回路２０（図１）から与えられた水平同期信号ＨＳＹＮＣ１をＮｓ１倍に逓倍することによって、画像処理装置の書込み動作の基準となる書込基準クロック信号ＳＤＣＬＫ１を生成する。第２のＰＬＬ回路３２は、この書込基準クロック信号ＳＤＣＬＫ１をＮｗ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成する。第３のＰＬＬ回路３３は、ドットクロック信号ＤＣＬＫ１をＮｘ倍に逓倍することによって、ＡＤ変換器４３のＡＤ変換動作に用いられる量子化サンプリング信号ＳＡＤＣを生成する。図３（ａ）〜３（ｄ）には、ＡＤ変換器４３に入力されるアナログ画像信号ＡＶ１と、書込基準クロック信号ＳＤＣＬＫ１と、ドットクロック信号ＤＣＬＫ１と、ＡＤ変換されたデジタル画像信号ＤＶ１の波形が示されている。図３（ａ）に示すアナログ画像信号ＡＶ１の信号レベルは、各画素毎に１つのピークを有する。符号＃１〜＃４は、１水平ライン上に存在する４つの画素を示している。図３（ｃ）に示すドットクロック信号ＤＣＬＫ１は、アナログ画像信号ＡＶ１をサンプリングするのに適した周波数と位相とを有する。ＡＤ変換器４３（図２）は、ドットクロック信号ＤＣＬＫ１をＮｘ倍に逓倍した量子化サンプリング信号ＳＡＤＣを用いて、ΔΣ変調回路４１によってアナログ画像信号ＡＶ１をオーバサンプリングする。そして、オーバサンプリングされた量子化データをデジタルフィルタ４２で処理することによって、画素＃１，＃２，＃３，＃４，…に対応する各画素のデジタル画素信号に変換し、ドットクロック信号ＤＣＬＫ１の立ち上がりエッジに同期したデジタル画像信号ＤＶ１を出力する。ここで、「オーバサンプリング」とは、ドットクロック信号の周波数よりも高い周波数を有するクロック信号を用いて信号をサンプリングすることをいう。
【００５６】
このデジタル画像信号ＤＶ１は、画素＃１，＃２，＃３，＃４，…の順に各画素のデジタル画素信号が時系列に並んだ信号であるため、ドットクロック信号ＤＣＬＫ１が非常に高い周波数を有する場合には、ビデオプロセッサ６０（図１）を介して実行される書込み動作等の画像処理を実行する各種処理系（回路）もこれに依存して高速化しなければならない。しかし、回路の処理速度は、回路を構成するデバイスの性能に依存しているため、実現が困難となる場合がある。これに対して、この実施例では、以下に説明するように、ドットクロック信号ＤＣＬＫ１が非常に高い周波数を有する場合においても、ビデオプロセッサ６０を介して実行される画像処理は、ドットクロック信号ＤＣＬＫ１の数分の１の周波数で実現される。
【００５７】
なお、ドットクロック信号ＤＣＬＫ１の周波数は、入力画像信号の解像度に応じて決定される。ただし、必ずしも、入力画像の解像度に応じて決定された周波数に限定される必要はない。例えば、画像処理装置で扱う画像の解像度を入力画像の解像度の１／２とするならば、ドットクロック信号ＤＣＬＫ１の周波数も、入力画像の解像度によって決定される周波数の１／２とすればよい。図３（ｂ）に示す書込基準クロック信号ＳＤＣＬＫ１は、入力されるアナログ画像信号ＡＶ１の同期信号ＨＳＹＮＣ１に同期し、かつ、ドットクロック信号ＤＣＬＫ１の周波数の１／Ｎｗ（Ｎｗは、第２のＰＬＬ回路３２の逓倍数）の周波数を有する。通常は、第２のＰＬＬ回路３２の逓倍数Ｎｗは、ラッチ４４〜４７の全個数に等しく設定される。すなわち、図２の場合には逓倍数Ｎｗの値が４に設定される。
【００５８】
サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１および書込基準クロック信号ＳＤＣＬＫ１から、４つのラッチ４４〜４７に供給するための４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４と、コモンラッチ４８に供給するためのコモンラッチクロック信号ＣＬＴとを生成する。図３（ｅ），３（ｇ），３（ｉ），３（ｋ）には、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形が示されている。４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／４（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１から４パルスに１パルスの割合でパルスを順次選択して出力することによって、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成している。図３（ｍ）にはコモンラッチクロック信号ＣＬＴの波形が示されている。コモンラッチクロック信号ＣＬＴは、書込基準クロック信号ＳＤＣＬＫ１の周波数に等しく、第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジと第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジとの間の期間に立ち上がりエッジを有するクロック信号である。このコモンラッチクロック信号ＣＬＴは、書込基準クロック信号ＳＤＣＬＫ１をそのまま利用するようにすればよい。また、書込基準クロック信号ＳＤＣＬＫ１を遅延させて第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジと第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジとの間の期間に立ち上がりエッジを有するように調整することによっても生成することができる。
【００５９】
図２に示すように、４つのラッチ４４〜４７には、デジタル画像信号ＤＶ１が共通に入力されているとともに、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４がそれぞれ供給されている。第１のラッチ４４は、第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジでデジタル画像信号ＤＶ１をラッチする。図３（ｆ）には、第１のラッチ４４から出力されるデジタル画像信号Ｄ１として、第１の画素＃１のデジタル画素信号が第１のラッチクロック信号ＳＬＴ１の立ち上がりエッジでラッチされて出力されている状態が示されている。同様に、図３（ｈ）には、第２のラッチ４５から出力されるデジタル画像信号Ｄ２として、第２の画素＃２のデジタル画素信号が第２のラッチクロック信号ＳＬＴ２の立ち上がりエッジでラッチされて出力されている状態が示されている。また、図３（ｊ）には、第３のラッチ４６から出力されるデジタル画像信号Ｄ３として、第３の画素＃３のデジタル画素信号が第３のラッチクロック信号ＳＬＴ３の立ち上がりエッジでラッチされて出力されている状態が示されている。さらに、図３（ｌ）には、第４のラッチ４７から出力されるデジタル画像信号Ｄ４として、第４の画素＃４のデジタル画素信号が第４のラッチクロック信号ＳＬＴ４の立ち上がりエッジでラッチされて出力されている状態が示されている。
【００６０】
こうして得られた４画素分のデジタル画像信号Ｄ１〜Ｄ４は、コモンラッチ４８に入力される。コモンラッチ４８では、コモンラッチ信号ＣＬＴの立ち上がりエッジで４画素分のデジタル画像信号Ｄ１〜Ｄ４をラッチする。図３（ｎ）には、コモンラッチ４８から、４画素（１画素のデジタル画素信号は８ビット）分のデジタル画像信号Ｄ１〜Ｄ４（各８ビット×４）を１組としたデジタル画像信号Ｄｃｏｍが出力されている状態が示されている。
【００６１】
上述したように、直並列変換器４９は、４つのラッチ４４〜４７およびコモンラッチ４８によって、ドットクロック信号ＤＣＬＫ１の立ち上がりエッジに同期して供給されるデジタル画像信号ＤＶ１を、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有する書込基準クロック信号ＳＤＣＬＫ１に同期して、４画素分を１組とした３２ビットのデジタル画像信号Ｄｃｏｍに変換する。
【００６２】
遅延調整回路３６は、図３（ｋ）および図３（ｎ）に示すように、コモンラッチ信号ＣＬＴ（あるいは書込基準クロック信号ＳＤＣＬＫ１）の立ち上がりエッジの位相を、ラッチクロック信号ＳＬＴ４の立ち上がりエッジから次の立ち上がりエッジまでの間で調整して、ビデオプロセッサ６０を介してデジタル画像信号Ｄｃｏｍを確実にサンプリングするための書込サンプリングクロック信号Ｓｗを生成し、ビデオプロセッサ６０に供給している。これにより、ビデオプロセッサ６０は、この書込サンプリングクロック信号Ｓｗを用いて、デジタル画像信号Ｄｃｏｍを確実にサンプリングすることができる。
【００６３】
なお、図１に示すように、この実施例の画像処理装置は、３つの色信号に対応するように３つのＡＤ変換部４０を備えている。それぞれのＡＤ変換部４０の動作は、全く同様である。従って、各ＡＤ変換部４０からは各色信号の４画素分を１組とした３２ビットのデジタル画像信号Ｄｃｏｍが出力される。
【００６４】
デジタル画像信号Ｄｃｏｍは、フレームメモリ５０内の連続した記憶領域に書き込まれる。この書込動作は、書込サンプリングクロック信号Ｓｗ（図３（ｏ））に同期して行われる。４画素分を１組としたデジタル画像信号Ｄｃｏｍは、１つの色信号あたり３２ビットで、その合計は９６ビットビットであり、１２バイトに相当するので、ビデオプロセッサ６０は、１回の書込動作の度に、フレームメモリ５０に与える書込アドレス（画素アドレス）を１２ずつ増加させる。また、１ラインのデジタル画像信号の書込みが終了すると、ラインアドレスを１つ増加させ、画素アドレスを初期化する。この結果、各ライン上の全ての画素のデジタル画像信号が、フレームメモリ５０内の連続した記憶領域に書き込まれる。すなわち、フレームメモリ５０内では、ＲＧＢの３色の色成分を含む１画素分の２４ビットの画像信号が、元の画像における画素配列の通りに配列されて格納される。このように、フレームメモリ５０内には、同一ライン上の全ての画素のデジタル画像信号が、連続したアドレスに格納されているので、フレームメモリ５０からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を容易に読み出すことができる。なお、フレームメモリ５０は、３色の画像信号それぞれを別々に書き込むための３つのメモリで構成されるようにしてもよい。この場合には、３色の画像信号は、それぞれのメモリ内の連続した記憶領域にそれぞれ書き込まれる。
【００６５】
なお、図２に示す書込サンプリングクロック生成部３０では、第１のＰＬＬ回路３１および第２のＰＬＬ回路３２が、アナログ画像信号ＡＶ１をサンプリングするのに適したドットクロック信号ＤＣＬＫ１を生成する。また、第１のＰＬＬ回路３１が、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有する書込基準クロック信号ＳＤＣＬＫ１を生成している。また、サンプリングクロック選択生成回路３４は、ドットクロック信号ＤＣＬＫ１の１／４の周波数を有し、かつ、ドットクロック信号ＤＣＬＫ１の１周期ずつ順次位相がずれている４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成している。この説明からも理解できるように、図２の第１のＰＬＬ回路３１および第２のＰＬＬ回路３２は、本発明における第１のドットクロック生成回路に相当する。また、第１のＰＬＬ回路３１が第１のサンプリングクロック生成回路に相当し、サンプリングクロック選択生成回路３４が第２のサンプリングクロック生成回路に相当する。また、遅延調整回路３６が第３のサンプリングクロック生成回路に相当し、第３のＰＬＬ回路３３が第４のサンプリングクロック生成回路に相当する。
【００６６】
図２のラッチ４４〜４７およびコモンラッチ４８は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４およびコモンラッチクロック信号ＣＬＴの周波数、すなわち書込基準クロック信号ＳＤＣＬＫ１の周波数でラッチを繰り返せばよいので、ドットクロック信号ＤＣＬＫ１に同期してラッチを行う場合に比べて、１／４の比較的低い速度で変換を行えばよいという利点がある。また、ビデオプロセッサ６０（図１）を介して実行される画像処理、例えば、フレームメモリ５０への書込みは、直並列変換器４９から出力される１組のデジタル画像信号Ｄｃｏｍをフレームメモリ５０内の連続した記憶領域に書き込むことにより行われる。従って、このような画像処理もドットクロック信号ＤＣＬＫ１の１／４の周波数で実行すればよい。換言すれば、この実施例では、ＡＤ変換後の画像信号の処理動作をドットクロック信号ＤＣＬＫ１の周波数の１／４の周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号を取り扱うことができるという利点がある。
【００６７】
また、図２の回路では、高周波数のドットクロック信号ＤＣＬＫ１および量子化サンプリング信号ＳＡＤＣで動作するのは、サンプリングクロック選択生成回路３４およびＡＤ変換器４３だけである。すなわち、この実施例の回路では、高い周波数で動作する回路要素が最小限で済むので、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
【００６８】
図２に示した書込サンプリングクロック生成部３０と少なくとも１つのＡＤ変換部４０とは、１個のパッケージ内に実装した集積化回路とすることが好ましい。これらのブロックを集積化回路として１個のパッケージ内に実装すれば、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣのような高い周波数の信号が１個の集積化回路内部にしか存在しないので、これらに起因して画像処理装置において発生するノイズや誤動作を低減することが可能である。また、画像処理装置の高密度実装化が可能となり、装置の小型化が可能となる。
【００６９】
なお、ＡＤ変換部４０では、ＡＤ変換器４３の例として、ΔΣ変調器とデジタルフィルタとを有し、ドットクロック信号ＤＣＬＫ１よりも高い周波数の量子化サンプリング信号ＳＡＤＣによってオーバサンプリングするＡＤ変換器を例に説明しているが、ドットクロック信号ＤＣＬＫ１を用いてＡＤ変換する方式の一般的なＡＤ変換器であってもよい。但し、オーバサンプリング方式のＡＤ変換器は、一般的なＡＤ変換器に比べて小規模な構成で、高速高精度なＡＤ変換を実現できるので、集積化回路として実現するには有利である。
【００７０】
ＣＰＵインターフェイス回路３８内の図示しないレジスタには、ＰＬＬ回路３１，３２，３３の逓倍数Ｎｓ１，Ｎｗ，Ｎｘ等のパラメータが書込制御信号調整手段１２２によって設定されている。第２のＰＬＬ回路３２における逓倍数Ｎｗは、ドットクロック信号ＤＣＬＫ１の周波数と、例えば、フレームメモリ５０への書込み可能な処理速度との関係に基づいて、書込基準クロック信号ＳＤＣＬＫ１の周波数がフレームメモリ５０への書込み可能な処理速度以下となる周波数に設定される。例えば、ドットクロック信号ＤＣＬＫ１の周波数が３００ＭＨｚで、書込基準クロック信号ＳＤＣＬＫ１の周波数が８０ＭＨｚ以下でなければならないとすると、逓倍数Ｎｗは実装されているラッチ４４〜４７の個数に等しく設定される（Ｎｗ＝４）。しかし、ドットクロック信号ＤＣＬＫ１の周波数が十分に低く、１個ないし３個のラッチで十分処理が行えるような場合には、必ずしも４個のラッチ４４〜４７をすべて使用する必要はない。このような場合には、必ずしも必要でない回路を動作させることによって、ＡＤ変換部４０において必ずしも必要でない電力を消費する量が大きくなり、好ましくない。
【００７１】
そこで、この実施例では、４つのラッチ４４〜４７を使用する場合のラッチクロック信号ＳＬＴ１〜ＳＬＴ４の周波数が所定値（例えば２０ＭＨｚ）以下になる場合には、選択制御回路３５は、ＣＰＵインターフェイス回路３８によって設定された条件にしたがって、４つのラッチ４４〜４７のいくつかを休止させるためのスリープ信号ＳＬＰ１〜ＳＬＰ４を出力する。例えば、３つのラッチ４４，４５，４６のみを使用する場合には、第４のラッチ４７にスリープ信号ＳＬＰ４を供給して、その動作を停止させる。この時、第２のＰＬＬ回路３２の逓倍数Ｎｗは、ラッチの使用個数（＝３）に等しく設定され、第１のＰＬＬ回路３１の逓倍数Ｎｓ１は、元の値のＮwO／Ｎｗ（＝４／３）の値に設定される（ここで、ＮwOはラッチの全個数）。この結果、第１のＰＬＬ回路３１は、元のＮwO／Ｎｗ（＝４／３）倍の周波数を有する書込基準クロック信号ＳＤＣＬＫ１を生成し、第２のＰＬＬ回路３２は、元と同じ周波数のドットクロック信号ＤＣＬＫ１を生成する。
【００７２】
なお、入力されたアナログ画像信号ＡＶ１の水平同期信号ＨＳＹＮＣ１および垂直同期信号ＶＳＹＮＣ１は、画像の解像度によって固有の周波数や位相関係、信号の極性等を有している。従って、あらかじめ、主要な画像の解像度毎の同期信号に関する情報をメモリ等にテーブルとして記憶しておき、同期分離回路２０（図１）で分離された同期信号を個数決定回路１４０で解析し、メモリに記憶されたテーブルから対応するアナログ画像信号ＡＶ１（すなわち、ドットクロック信号ＤＣＬＫ１）の周波数を求めることができる。そして、画像処理装置において直並列変換回路から出力されたデジタル画像信号Ｄｃｏｍを処理することが可能な信号周波数とドットクロック信号ＤＣＬＫ１の周波数との関係からラッチの使用個数Ｎｗを決定することができる。これにより、比較的低い周波数から非常に高い周波数までの第１のアナログ画像信号に自動的に対応することができる。
【００７３】
図４（ａ）ないし図４（ｏ）は、ラッチ４７の動作を停止させた場合の書込動作に関連する主要な信号のタイミングチャートである。図４（ａ）〜４（ｏ）は、図３（ａ）〜図３（ｏ）と同様の信号を示しているので、以下では、その主要な部分についてのみ説明を加える。図４（ｂ）に示すように書込基準クロック信号ＳＤＣＬＫ１は、図４（ｃ）に示すドットクロック信号ＤＣＬＫ１の１／３の周波数を有する。図４（ｅ），４（ｇ），４（ｉ）に示すように、３つのラッチクロック信号ＳＬＴ１〜ＳＬＴ３は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／３（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。一方、ラッチクロック信号ＳＬＴ４には、図４（ｋ）に示すように、パルス信号の発生が停止される。これにより、ラッチ４７の動作は停止し、直並列変換器４９は、ＡＤ変換器４３から出力されたデジタル画像信号ＤＶ１を、図４（ｎ）に示すように、３画素分を１組とした２４ビット（８ビット×３）の１組のデジタル画像信号Ｄｃｏｍに変換する。
【００７４】
なお、書込制御信号調整手段１２２は、ＣＰＵインターフェイス回路３８を介して、ラッチ４４〜４７に供給されるラッチクロック信号ＳＬＴ１〜ＳＬＴ４の周波数が所定の範囲内（例えば約２０ＭＨｚ〜約１００ＭＨｚ）に収まるように、上述の個数決定回路１４０で決定されたラッチ４４〜４７の使用個数Ｎｗ（Ｎｗは１〜４）を調整する機能を有する。こうすれば、比較的低い周波数から非常に高い周波数までのアナログ画像信号に対応して処理することができるとともに、消費電力を低減する動作モードを選択できるという利点がある。なお、ラッチの動作を停止させるためには種々の方法が可能であり、例えば、上述のようにラッチに供給するラッチクロック信号の供給を停止してもよく、また、ラッチへの電力供給を停止してもよい。
【００７５】
フレームメモリ５０に格納されたデジタル画像信号は、ビデオプロセッサ６０によって読み出された後、ＲＧＢの３色の信号に対応した３つのＤＡ変換部８０によってアナログ画像信号に変換される。図５は、読出サンプリングクロック生成部７０と１つのＤＡ変換部８０の内部構成を示すブロック図である。読出サンプリングクロック生成部７０は、２つのＰＬＬ回路７１，７２と、サンプリングクロック選択生成回路７４と、選択制御回路７５と、ＣＰＵインターフェイス回路７８とを備えている。この読出サンプリングクロック生成部７０は、図２に示す書込サンプリングクロック生成部３０とほぼ同様の構成を有している。異なるのは第３のＰＬＬ回路３３に相当するＰＬＬ回路を有していない点である。ＤＡ変換部８０は、４つのＤＡ変換器８１〜８４を備えている。
【００７６】
読出サンプリングクロック生成部７０の第１のＰＬＬ回路７１は、表示制御回路９０（図１）から与えられた水平同期信号ＨＳＹＮＣ２をＮｓ２倍に逓倍することによって、読出基準クロック信号ＳＤＣＬＫ２を生成する。第２のＰＬＬ回路７２は、この読出基準クロック信号ＳＤＣＬＫ２をＮｒ倍に逓倍することによって、ドットクロック信号ＤＣＬＫ２を生成する。また、サンプリングクロック選択生成回路７４は、このドットクロック信号ＤＣＬＫ２および読出基準クロック信号ＳＤＣＬＫ２から、４つのＤＡ変換器８１〜８４に供給するための４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４を生成する。
【００７７】
読出サンプリングクロック生成部７０内で生成される４種類の信号ＳＤＣＬＫ２，ＤＣＬＫ２，ＳＤＡ１〜ＳＤＡ４の周波数および位相の関係は、書込サンプリングクロック生成部３０（図２）で生成される４種類の信号ＳＤＣＬＫ１，ＤＣＬＫ１，ＳＬＴ１〜ＳＬＴ４の周波数および位相の関係とほぼ同じである。すなわち、ドットクロック信号ＤＣＬＫ２は、ディスプレイ装置１００に与えられるアナログ画像信号ＡＶ２をサンプリングするのに適した周波数と位相とを有する。ドットクロック信号ＤＣＬＫ２の周波数は、ディスプレイ装置１００のタイプによって決定されている。読出基準クロック信号ＳＤＣＬＫ２の周波数は、ドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒである。この値Ｎｒ（ＰＬＬ回路７２の逓倍数）は、通常は実装されているＤＡ変換器８１〜８４の全個数に等しく設定される。また、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４は、ドットクロック信号ＤＣＬＫ２の１／Ｎｒの周波数を有すると共に、読出基準クロック信号ＳＤＣＬＫ２の１周期の１／４（ドットクロック信号ＤＣＬＫ２の１周期）ずつ順次位相が異なる信号である。この説明からも理解できるように、図５の第１のＰＬＬ回路７１および第２のＰＬＬ回路７２は本発明における第２のドットクロック生成回路に相当する。また、第１のＰＬＬ回路７１が第５のサンプリングクロック生成回路に相当し、サンプリングクロック選択生成回路７４が第６のサンプリングクロック生成回路に相当する。
【００７８】
４つのＤＡ変換器８１〜８４は、４つのサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４の立ち上がりエッジでデジタル画像信号Ｄ１〜Ｄ４をそれぞれＤＡ変換する。このＤＡ変換とは、入力されたサンプリングクロック信号ＳＤＡ１〜ＳＤＡ４の立ち上がりエッジにおいて入力されているデジタル画像信号Ｄ１〜Ｄ４に対応して、所定の基準電圧に対する重み付けを有する電圧に変換するものである。このＤＡ変換によって、例えば、連続した４画素分のデジタル画像信号Ｄ１〜Ｄ４が、位相が互いに異なる４つのアナログ画像信号Ａ１〜Ａ４にそれぞれ変換される。これらの４つのアナログ画像信号Ａ１〜Ａ４は、ビデオスイッチ８５に入力される。ビデオスイッチ８５は、ドットクロック信号ＤＣＬＫ２に同期したスイッチ信号ＶＳＷによって４つのアナログ画像信号Ａ１〜Ａ４を順次選択して出力するように切換動作を行う。このスイッチ信号ＶＳＷは、サンプリングクロック選択生成回路７４において生成される。この結果、元の順番の通りの画素配列で画像を表すアナログ画像信号ＡＶ２がビデオスイッチ８５から出力される。なお、各ＤＡ変換器８１〜８４から出力されるアナログ画像信号Ａ１〜Ａ４は、最終的に出力されるアナログ画像信号ＡＶ２の一部を構成しているので、「部分アナログ画像信号」とも呼ぶ。
【００７９】
このように、実施例の画像処理装置では、フレームメモリ５０からの読出動作と、ＤＡ変換動作とをドットクロック信号ＤＣＬＫ２の周波数の１／Ｎｒの周波数で行えばよいので、比較的低速なハードウェア回路を用いて、高周波数のアナログ画像信号ＡＶ２を出力することができるという利点がある。また、高周波数のドットクロック信号ＤＣＬＫ２で動作するのは、サンプリングクロック選択生成回路７４と、ビデオスイッチ８５だけなので、高い周波数で動作する回路要素が最小限で済み、回路構成が比較的簡単で、かつ、消費電力も少ないという利点がある。
【００８０】
なお、読出制御信号調整手段１２４（図１）は、読出サンプリングクロック生成部７０のＣＰＵインターフェイス回路７８に、ＤＡ変換器の使用個数Ｎｒ（これはＰＬＬ回路７２の逓倍数とも等しい）を設定することが可能である。ＣＰＵインターフェイス回路７８は、ＤＡ変換器の使用個数Ｎｒに応じて、ＰＬＬ回路７１，７２の逓倍数Ｎｓ２，Ｎｒを設定し、また、必要に応じてＤＡ変換器８１〜８４のいくつかの動作を停止させるための条件を選択制御回路７５に設定する。選択制御回路７５は、設定された条件に基づいてスリープ信号ＳＬＰ５〜８を生成する。例えば、ＤＡ変換器８４の動作を停止する場合には、ＤＡ変換器８４にスリープ信号ＳＬＰ８を供給してその動作を呈しすることができる。さらに、サンプリングクロック信号ＳＤＡ４のパルスの発生を停止するようにしてもよい。この結果、必ずしも必要ではないＤＡ変換による電力消費量を低減することができる。
【００８１】
なお、前述したように、フレームメモリ５０内には、同一ライン上の全ての画素のデジタル画像信号が連続したアドレスに格納されている。このため、フレームメモリ５０からデジタル画像信号を読み出す際には、任意の位置のデジタル画像信号を読み出すことができる。従って、直並列変換器４９に有するラッチ（図２）の使用個数Ｎｗと、ＤＡ変換器の使用個数Ｎｒは、互いに独立に設定することが可能である。また、実装するラッチの個数と、実装するＤＡ変換器の個数も、互いに独立に決定することができる。
【００８２】
Ｂ．第２実施例：
図６は、第２実施例における書込サンプリングクロック生成部３０およびＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第２実施例における画像処理装置の全体構成は、図１のＡＤ変換部４０をＡＤ変換部４０Ａに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００８３】
ＡＤ変換部４０Ａは、図２に示すＡＤ変換部４０の直並列変換器４９を直並列変換器４９Ａに置き換えた構成を示している。直並列変換器４９のコモンラッチ４８は、必ずしもＡＤ変換部４０内に備えられる必要はない。例えば、ビデオプロセッサ６０（図１）の入力側に備えられるようにしてもよい。そこで、直並列変換器４９Ａは、直並列変換器４９のコモンラッチ４８を備えない構成を示している。以下では、コモンラッチ４８を除いたことによって変更される遅延調整回路３６の遅延調整についてのみ説明し、他の機能説明は省略する。
【００８４】
図７（ａ）ないし図７（ｏ）は、ＡＤ変換部４０Ａにおける画像信号の書込動作に関連する主要な信号のタイミングチャートである。ＡＤ変換部４０Ａから出力される４画素分のデジタル画像信号Ｄ１〜Ｄ４（図７（ｆ），７（ｈ），７（ｊ），７（ｌ））は、デジタル画像信号ＤＶ１（図７（ｄ））を４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４（図７（ｅ），７（ｇ），７（ｉ），７（ｋ））によってそれぞれラッチした画像信号である。これら４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、書込基準クロック信号ＳＤＣＬＫ１と同じ周波数を有し、書込基準クロック信号ＳＤＣＬＫ１の１周期の１／４（ドットクロック信号ＤＣＬＫ１の１周期）ずつ順次位相が異なる信号である。従って、ＡＤ変換部４０Ａから出力される４画素分のデジタル画像信号Ｄ１〜Ｄ４は、それぞれラッチクロック信号ＳＬＴ１〜ＳＬＴ４の各信号周期毎に毎回更新される。この場合に、ビデオプロセッサ６０（図１）を介して４画素分のデジタル画像信号Ｄ１〜Ｄ４が確実に処理されるためには、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４によってデジタル画像信号Ｄ１〜Ｄ４がラッチされた後次のデジタル画像信号Ｄ１がラッチされるまでの間に４画素分のデジタル画像信号をサンプリングする必要がある。すなわち、図７（ｎ）に示すように、書込サンプリングクロック信号Ｓｗの立ち上がりエッジの位相は、ラッチクロック信号ＳＬＴ４の立ち上がりエッジからラッチクロック信号ＳＬＴ１の立ち上がりエッジまでの間で調整することが好ましい。遅延調整回路３６（図６）は、コモンラッチ信号ＣＬＴ（あるいは書込基準クロック信号ＳＤＣＬＫ１）の立ち上がりエッジを、調整して上記書込サンプリングクロック信号Ｓｗを生成している。これにより、この書込サンプリングクロック信号Ｓｗを用いて、ビデオプロセッサ６０の入力側に設けられたコモンラッチ４８において４画素分のデジタル画像信号Ｄ１〜Ｄ４を確実にサンプリングすることができる。
【００８５】
Ｃ．第３実施例：
図８は、この発明の第３実施例としての画像処置装置の全体構成を示すブロック図である。この画像処理装置の構成は、図１に示す第１実施例の構成とほぼ同じであるが、ＡＤ変換部４０を図６に示すＡＤ変換部４０Ａに置き換えた点、および、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４をビデオプロセッサ６０にも供給している点が異なっている。
【００８６】
第２実施例で説明したように、ＡＤ変換部４０Ａ（図６）から出力されるデジタル画像信号Ｄ１〜Ｄ４は、直並列変換器４９Ａの４つのラッチ４４〜４７においてラッチクロック信号ＳＬＴ１〜ＳＬＴ４の立ち上がりエッジでラッチされている。従って、ビデオプロセッサ６０において、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４をデジタル画像信号Ｄ１〜Ｄ４のサンプリングに利用すれば安定したサンプリングを実現することができる。
【００８７】
Ｄ．第４実施例：
図９は、第４実施例における書込サンプリングクロック生成部３０ＡおよびＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第４実施例における画像処理装置の全体構成は、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ａに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００８８】
書込サンプリングクロック生成部３０Ａは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、サンプリングクロック選択生成回路３４をサンプリングクロック選択生成回路３４Ａに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【００８９】
本実施例のサンプリングクロック選択生成回路３４Ａには、ドットクロック信号ＤＣＬＫ１に加えて、書込基準クロック信号ＳＤＣＬＫ１と水平同期信号ＨＳＹＮＣ１とが入力されている。
【００９０】
図１０は、サンプリングクロック選択生成回路３４Ａの一例を示す回路図である。サンプリングクロック選択生成回路３４Ａは４つのＤフリップフロップ２２６ａ〜２２６ｄから構成されたシフトレジスタと、遅延回路２２６ｅとを備えている。書込基準クロック信号ＳＤＣＬＫ１は第１のＤフリップフロップ２２６ａのデータ入力端子に入力されている。ドットクロック信号ＤＣＬＫ１は遅延回路２２６ｅに入力されている。遅延回路２２６ｅから出力されたドットクロック信号ＤＣＬＫ１’は４つのＤフリップフロップ２２６ａ〜２２６ｄのクロック端子に共通に入力されている。また、水平同期信号ＨＳＹＮＣ１は、４つのＤフリップフロップ２２６ａ〜２２６ｄのリセット端子に共通に入力されている。
【００９１】
図１１（ａ）ないし図１１（ｇ）は、サンプリングクロック選択生成回路３４Ａの動作を示すタイミングチャートである。以下、図１１のタイミングチャートに則してサンプリングクロック選択生成回路３４Ａの動作を説明する。第１のＤフリップフロップ２２６ａ（図１０）は、データ入力端子から入力された書込基準クロック信号ＳＤＣＬＫ１を、ドットクロック信号ＤＣＬＫ１’の立ち上がりエッジでサンプリングし、第１のラッチクロック信号ＳＬＴ１を出力する。図１１（ａ）〜（ｃ）には、書込基準クロック信号ＳＤＣＬＫ１、ドットクロック信号ＤＣＬＫ１’、第１のラッチクロック信号ＳＬＴ１の波形が示されている。第２のＤフリップフロップ２２６ｂは、Ｄフリップフロップ２２６ａから出力された第１のラッチクロック信号ＳＬＴ１（図１１（ｃ））をドットクロック信号ＤＣＬＫ１’でサンプリングし、第２のラッチクロック信号ＳＬＴ２を出力する。同様に、Ｄフリップフロップ２２６ｃ、２２６ｄは、それぞれ第３のラッチクロック信号ＳＬＴ３および第４のラッチクロック信号ＳＬＴ４を出力する。図１１（ｄ）〜（ｆ）には、ラッチクロック信号ＳＬＴ２〜ＳＬＴ４の波形が示されている。このようにしてサンプリングクロック選択生成回路３４Ａは、順次位相が９０度ずつ異なる４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４（図１１（ｃ）〜（ｆ））を出力する。
【００９２】
Ｄフリップフロップ２２６ａ〜２２６ｄは、そのリセット端子にＬレベルが入力されると、それぞれの出力信号ＳＬＴ１〜ＳＬＴ４をＬレベルに変化させる。一方、リセット端子にＨレベルが入力されると、リセット状態が解除され、再び上述の動作を開始してラッチクロック信号ＳＬＴ１〜ＳＬＴ４を出力する。したがって、Ｄフリップフロップのリセット信号として図１１（ｇ）に示すような水平同期信号ＨＳＹＮＣ１を用いれば、水平同期信号ＨＳＹＮＣ１と４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４との位相関係を常に同じ位相関係に保つことが可能となる。
【００９３】
このラッチクロック信号ＳＬＴ１〜ＳＬＴ４をラッチ４４〜４７（図９）に供給すれば、各水平ラインの先頭の画素の画像信号を常に第１のラッチ４４でサンプリングすることができる。一方、上述したような水平同期信号ＨＳＹＮＣ１によるリセット動作を行わない場合には、１水平ライン上に存在する第１番目の画素の画像信号をサンプリングするラッチは固定されておらず、いずれのラッチが用いられるかが各水平ライン毎に変動する可能性がある。これに対し、本実施例においては、第１番目の画素信号は、常に第１番目のラッチ４４でサンプリングされる。なお、リセット信号としては、図１１（ｇ）に示す水平同期信号ＨＳＹＮＣ１に限られず、例えば、水平同期信号ＨＳＹＮＣ１のパルスと常に一定の位相関係で発生するようなパルスを有する他の信号を用いてもよい。
【００９４】
図１２は、本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。図１２（ａ）〜（ｃ）は、上記の水平同期信号ＨＳＹＮＣ１と、書込基準クロック信号ＳＤＣＬＫ１と、ドットクロック信号ＤＣＬＫ１の波形を示している。また、図１２（ｄ）は、ＡＤ変換器４３（図９）から出力されるデジタル画像信号ＤＶ１の波形を示している。ＡＤ変換器４３に入力されたアナログ画像信号ＡＶ１はデジタル画像信号ＤＶ１に変換され、ドットクロック信号ＤＣＬＫ１（図１２（ｃ））の立ち上がりエッジに同期して出力される。デジタル画像信号ＤＶ１は、４つのラッチ４４〜４７に共通に入力され、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４に従い保持される。ラッチ４４〜４７で保持された４つのデジタル画像信号Ｄ１〜Ｄ４は、順次９０度ずつ位相の異なるデータとなって出力される。図１２（ｅ）〜（ｈ）は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形を示しており、図１２（ｉ）〜（ｌ）は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４に従い出力されたデジタル画像信号Ｄ１〜Ｄ４を示している。
【００９５】
図１２は、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４のそれぞれをラッチ４４〜４７に供給し、サンプリング動作（ラッチ動作）をラッチ４４、４５、４６、４７の順に行わせた場合について示しているが、４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４のそれぞれを供給するラッチを変えることにより、ラッチの動作順序を変えてもよい。
【００９６】
なお、本実施例では、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形が、ハイレベルとローレベルの期間でほぼ等しい場合を示しているが、これに限定されるものではない。第１実施例で示したように、ハイレベルとローレベルの期間の比が１：７のように異なっていてもよい。すなわち、ラッチ４４〜４７のサンプリング（ラッチ）のタイミングを指示する各ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の立ち上がりエッジの位相が順次９０度ずつずれていればよい。このような、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形の変形は、ドットクロック信号ＤＣＬＫ１や書込基準クロック信号ＳＤＣＬＫ１等を利用して容易に実行することができる。また、このような波形の変形は、他の各実施例においても同様に実行することができる。
【００９７】
本実施例においては、書込サンプリングクロック生成部３０Ａの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【００９８】
Ｅ．第５実施例：
図１３は、第５実施例における書込サンプリングクロック生成部３０ＢとＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第５実施例における画像処理装置の全体構成も、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ｂに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【００９９】
書込サンプリングクロック生成部３０Ｂは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、サンプリングクロック選択生成回路３４をサンプリングクロック選択生成回路３４Ｂに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【０１００】
図１４は、サンプリングクロック選択生成回路３４Ｂの内部構成を示すブロック図である。サンプリングクロック選択生成回路３４Ｂは、位相比較器３６７と、４つの遅延回路３６８ａ〜３６８ｄとを備えている。遅延回路３６８ａ〜３６８ｄのそれぞれは、内部に図示しないＵｐ／Ｄｏｗｎカウンタと遅延調整回路とを備えている。遅延調整回路としては、例えば、複数個の遅延調整用バッファを直列に配置したものを用いることができる。
【０１０１】
位相比較器３６７は、入力される２つの信号の位相を比較して、その位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する回路である。位相比較器３６７には、ＰＬＬ回路３１（図１３）から出力された書込基準クロック信号ＳＤＣＬＫ１と遅延回路３６８ｄから出力された帰還信号ＦＢが入力されている。
【０１０２】
遅延回路３６８ａ〜３６８ｄの内部に備えられたＵｐ／Ｄｏｗｎカウンタは、位相比較器３６７から出力されたＵｐ／Ｄｏｗｎ信号に応じてカウンタの出力値を変化させる。カウンタの出力値は、遅延調整回路による遅延量の調整に用いられる。例えば、Ｕｐ信号によりカウンタ出力値が大きくなった場合には、遅延調整用バッファの使用個数を増加させて遅延量を大きくし、Ｄｏｗｎ信号によりカウンタ出力値が小さくなった場合には、遅延調整用バッファの使用個数を減少させて遅延量を小さくする。このようにして、４つの遅延回路３６８ａ〜３６８ｄにおける遅延量が調整される。
【０１０３】
遅延回路３６８ａに入力した書込基準クロック信号ＳＤＣＬＫ１は、４つの遅延回路３６８ａ〜３６８ｄを通過することにより、書込基準クロック信号ＳＤＣＬＫ１からほぼ１周期遅れた帰還信号ＦＢとなって、位相比較器３６７に入力される。位相比較器３６７は、再び２つの信号ＳＤＣＬＫ１，ＦＢの位相差に応じたＵｐ／Ｄｏｗｎ信号を出力する。このようにして２つの信号ＳＤＣＬＫ１，ＦＢの位相が調整され、書込基準クロック信号ＳＤＣＬＫ１と遅延回路３６８ａ〜３６８ｃから出力される３つの信号とが、ラッチクロック信号ＳＬＴ１〜ＳＬＴ４としてサンプリングクロック選択生成回路３４Ｂから出力される。このラッチクロック信号ＳＬＴ１〜ＳＬＴ４は、それぞれ９０度ずつ位相がずれた信号である。
【０１０４】
なお、図１４においては、書込基準クロック信号ＳＤＣＬＫ１をそのままラッチクロック信号ＳＬＴ１として利用しているが、４つの遅延回路３６８ａ〜３６８ｄから出力される信号をサンプリングクロック信号ＳＬＴ１〜ＳＬＴ４として用いてもよい。
【０１０５】
また、本実施例においては、Ｕｐ／Ｄｏｗｎカウンタは遅延回路３６８ａ〜３６８ｄのそれぞれに設けられているが、位相比較器３６７の内部に設けてもよい。この場合には、Ｕｐ／Ｄｏｗｎカウンタが１つで済むという利点がある。
【０１０６】
このように生成されたラッチクロック信号ＳＬＴ１〜ＳＬＴ４を用いても、第４実施例と同様の処理を行うことができる。本実施例においては、第１〜第３実施例と異なり、周波数の高いドットクロック信号ＤＣＬＫ１を利用しないので、サンプリングクロック選択生成回路３４Ｂの消費電力を比較的小さくすることができる。
【０１０７】
なお、本実施例においては、書込サンプリングクロック生成部３０Ｂの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【０１０８】
Ｆ．第６実施例：
図１５は、第６実施例における書込サンプリングクロック生成部３０ＣとＡＤ変換部４０Ａの内部構成を示すブロック図である。なお、第６実施例における画像処理装置の全体構成は、図８の書込サンプリングクロック生成部３０を書込サンプリングクロック生成部３０Ｃに置き換えている点を除いてほぼ同じであるので、詳細な説明は省略する。
【０１０９】
書込サンプリングクロック生成部３０Ｃは、図２に示す書込サンプリングクロック生成部３０とほぼ同じ構成であるが、ＰＬＬ回路３１およびサンプリングクロック選択生成回路３４をＰＬＬ回路３１Ａおよびサンプリングクロック選択生成回路３４Ｃに置き換えた点が異なっている。ＡＤ変換部４０Ａは、図６に示した構成と同じである。
【０１１０】
第１のＰＬＬ回路３１Ａは、水平同期信号ＨＳＹＮＣ１から書込基準クロック信号ＳＤＣＬＫ１を出力するとともに、書込基準クロック信号ＳＤＣＬＫ１と９０度位相の異なるクロック信号ＳＤＣＬＫ１Ｑを出力することができる。この第１のＰＬＬ回路３１Ａとしては、例えば、ＩＣＳ社のＩＣＳ１５２２を用いることができる。
【０１１１】
サンプリングクロック選択生成回路３４Ｃは、入力された書込基準クロック信号ＳＤＣＬＫ１，ＳＤＣＬＫ１Ｑからラッチクロック信号ＳＬＴ１〜ＳＬＴ４を生成する。サンプリングクロック選択生成回路３４Ｃに入力される２つの書込基準クロック信号ＳＤＣＬＫ１、ＳＤＣＬＫ１Ｑは、互いに９０度位相のずれた信号である。従って、サンプリングクロック選択生成回路３４Ｃ内部で２つの信号ＳＤＣＬＫ１，ＳＤＣＬＫ１Ｑを反転させた信号を生成すれば、９０度ずつ位相の異なる４つのラッチクロック信号ＳＬＴ１〜ＳＬＴ４を容易に生成することができる。
【０１１２】
この回路構成を用いる場合には、サンプリングクロック選択生成回路３４Ｃを反転回路で構成することができるので、サンプリングクロック選択生成回路３４Ｃの構成を簡略かすることができる。また、消費電力を比較的小さくすることができる。
【０１１３】
本実施例においては、書込サンプリングクロック生成部３０Ｃの内部構成について説明したが、上記の構成は読出サンプリングクロック生成部７０においても同様に適用できる。
【０１１４】
Ｇ．第７実施例：
図１６は、図８のビデオプロセッサ６０内部のインターフェイス部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。このデジタル画像信号位相調整回路郡は、３つのＡＤ変換部４０Ａのそれぞれから出力されるデジタル画像信号ごとに備えられている。このデジタル画像信号位相調整回路郡は、複数段のデジタル画像信号位相調整回路で構成されており、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有している。最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給する機能を有している。最終段のデジタル画像信号位相調整回路は、前段から供給されたＮｗ個のデジタル画像信号を同じ位相で保持する機能を有している。
【０１１５】
各段のデジタル画像信号位相調整回路はラッチで構成されている。各ラッチには、図９のサンプリングクロック選択回路３０Ａで生成されたラッチクロック信号ＳＬＴ１〜ＳＬＴ４のいずれかが入力されている。
【０１１６】
第１段目の４つのラッチ２３０ａ〜２３０ｄは、ＡＤ変換部４０Ａから出力された順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４をビデオプロセッサ６０内部に取り込むためのラッチである。第２段目の２つのラッチ２３２ａ，２３２ｂは、第１段目の４つのラッチから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を１つおきに２つずつまとめて、それぞれ出力するためのラッチである。第３段目のラッチ２３４は、第２段目の２つのラッチ２３２ａ，２３２ｂでそれぞれまとめられた位相の異なる２組のデジタル画像信号をさらに１つにまとめて、同位相のデジタル画像信号Ｄｃｏｍとして出力するための回路である。
【０１１７】
図１７（ａ）ないし図１７（ｐ）は、図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。図１７（ａ）〜（ｄ）は、図１２に示すＡＤ変換部４０Ａから出力された順次位相の異なる４つのデジタル画像信号Ｄ１〜Ｄ４を示している。図１７（ｅ）〜（ｈ）は、ビデオプロセッサ６０に入力されるラッチクロック信号ＳＬＴ１〜ＳＬＴ４の波形を示している。
【０１１８】
図１６の第１段目のラッチ２３０ａ〜２３０ｄには、それぞれデジタル画像信号Ｄ１、Ｄ３、Ｄ２、Ｄ４が入力されている。ラッチ２３０ａは、デジタル画像信号Ｄ１を、ラッチクロック信号ＳＬＴ３でサンプリングして、デジタル画像信号Ｄ１と１８０度位相が異なるデジタル画像信号ＬＤ１を出力する。同様にして、ラッチ２３０ｂ〜２３０ｄからはそれぞれラッチクロック信号ＳＬＴ１、ＳＬＴ４、ＳＬＴ２に従いデジタル画像信号ＬＤ３、ＬＤ２、ＬＤ４が出力される。図１７（ｉ）〜（ｌ）は、ラッチ２３０ａ〜２３０ｄから出力されるデジタル画像信号ＬＤ１、ＬＤ３、ＬＤ２、ＬＤ４を示している。
【０１１９】
第２段目のラッチ２３２ａには、順次位相の異なる４つのデジタル画像信号ＬＤ１〜ＬＤ４のうち１つおきのデジタル画像信号ＬＤ１とＬＤ３とが入力されている。ラッチ２３２ａは、デジタル画像信号ＬＤ１、ＬＤ３をラッチクロック信号ＳＬＴ２の立ち上がりエッジでサンプリングして、デジタル画像信号ＬＤ１、ＬＤ３のデータを含むデジタル画像信号ＬＤ５を出力する。同様に、ラッチ２３２ｂはデジタル画像信号ＬＤ２、ＬＤ４をラッチクロック信号ＳＬＴ３でサンプリングして、デジタル画像信号ＬＤ２、ＬＤ４のデータを含むデジタル画像信号ＬＤ６を出力する。図１７（ｍ），（ｎ）は、ラッチ２３２ａ，２３２ｂから出力されるデジタル画像信号ＬＤ５、ＬＤ６を示している。
【０１２０】
第３段目のラッチ２３４には、位相の異なる２つのデジタル画像信号ＬＤ５，ＬＤ６が入力されている。ラッチ２３４は、デジタル画像信号ＬＤ５、ＬＤ６をラッチクロック信号ＳＬＴ４でサンプリングして、デジタル画像信号ＬＤ１〜ＬＤ４のデータを含むデジタル画像信号Ｄｃｏｍ（図１７（ｏ））を出力する。このように、複数段のラッチを用いることによりデジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号Ｄｃｏｍとして出力することができる。
【０１２１】
このように、複数段のラッチを用いて、順次位相の異なるいくつかおきの信号をまとめながら同位相の信号としてゆけば、安定したサンプリングを実現することが可能となる。すなわち、この場合には、各ラッチにおいて、まとめる対象となる各デジタル画像信号のデータ変化点とまとめるためのサンプリング点（ラッチクロック信号の立ち上がりエッジ）との間隔を比較的大きく確保することができるため、各デジタル画像信号のデータ変化点でサンプリングしてしまう可能性を低減できる。例えば、図１７に示すように４つの順次位相の異なるデジタル画像信号Ｄ１〜Ｄ４（図１７（ａ）〜（ｄ））が入力されている場合には、ラッチクロック信号ＳＬＴ４から９０度位相を遅らせた信号ＳＬＴ４’（図１７（ｐ））により一度にすべての信号Ｄ１〜Ｄ４をサンプリングして、同位相として出力することも可能である。しかし、この場合にはサンプリング点（ラッチクロック信号ＳＬＴ４’の立ち上がりエッジ）とデジタル画像信号Ｄ１およびＤ４のデータ変化点との間隔がそれぞれ１周期の１／８と小さくなってしまう。これに対し、図１６に示すような複数段のラッチを用いて順次位相の異なる信号を１つおきにサンプリングする場合には、例えば、デジタル画像信号ＬＤ１、ＬＤ３（図１７（ｉ），（ｊ））をラッチクロック信号ＳＬＴ２でサンプリングする場合には、サンプリング点（ラッチクロック信号ＳＬＴ２の立ち上がりエッジ）と２つの信号ＬＤ１、ＬＤ３の変化点との間隔を各信号の１周期の１／４と比較的大きくすることができる。
【０１２２】
また、本実施例においては、上述のようにラッチクロック信号ＳＬＴ１〜ＳＬＴ４をラッチ４４〜４７に供給するとともにビデオプロセッサ６０にも供給しているので、ＡＤ変換部４０Ａから出力されるデジタル画像信号Ｄ１〜Ｄ４に適したタイミングでサンプリングすることが可能となっている。このようにすれば、動作温度によって各クロック信号の遅延等にバラツキが生じる場合にも、バラツキによる誤動作を回避することができる。
【０１２３】
なお、このデジタル画像信号位相調整回路は、本実施例においてはビデオプロセッサ６０内部に設けられているが、ＡＤ変換部４０Ａ（図９）の内部に設けてもよい。この場合には、第１実施例と同様に、デジタル画像信号Ｄ１〜Ｄ４を同位相のデジタル画像信号ＤｃｏｍとしてＡＤ変換部４０Ａから出力することができる。この場合には、ビデオプロセッサ６０にラッチクロック信号ＳＬＴ１〜ＳＬＴ４のすべてを供給しなくてよいが、ビデオプロセッサ６０内でデジタル画像信号Ｄｃｏｍをサンプリングするためにラッチクロック信号ＳＬＴ１〜ＳＬＴ４の少なくとも１個を供給することが好ましい。
【０１２４】
このようにビデオプロセッサ６０内部に取り込まれたデジタル画像信号Ｄｃｏｍは、第１実施例で説明したようにフレームメモリ５０に格納される。
【０１２５】
Ｈ．他の実施の形態
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２６】
（１）上記各実施例においては、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣなどの比較的周波数が高い信号がサンプリングクロック生成部において生成されている。これらのような比較的周波数が高い信号を、プリント基板上に形成された配線を伝送させる場合には、それらに無視できない波形の乱れや遅延等が生じる場合がある。したがって、ドットクロック信号ＤＣＬＫ１や量子化サンプリング信号ＳＡＤＣなどは、集積化された１チップ内部で生成および利用して、チップの外部に出力しないことが好ましい。
【０１２７】
従って、上記各実施例において、サンプリングクロック生成部と少なくとも１つのＡＤ変換部とが１チップに集積化されている場合を想定しているので上記の問題を低減することができる。また、サンプリングクロック生成部と少なくとも１つのＡＤ変換部とを１チップ化しない場合でも、ドットクロック信号ＤＣＬＫ１および量子化サンプリング信号ＳＡＤＣをチップの外部に出力しなくて済むように、ＰＬＬ回路３２，３３とサンプリングクロック選択生成回路３４（あるいは３４Ａ、３４Ｂ）と、１つのＡＤ変換部４０とが、１チップ内に集積化されていることが好ましい。
【０１２８】
（２）図２に示す書込サンプリングクロック生成部３０では、水平同期信号ＨＳＹＮＣ１を第１のＰＬＬ回路３１でＮｓ１倍に逓倍することによって、書込基準クロック信号ＳＤＣＬＫ１を生成しているが、この代わりに、ドットクロック信号ＤＣＬＫ１を１／Ｎｗ（Ｎｗはラッチの使用個数）に分周することによって書込基準クロック信号ＳＤＣＬＫ１を生成してもよい。この場合には、水平同期信号ＨＳＹＮＣ１を１つのＰＬＬ回路で逓倍することによって、ドットクロック信号ＤＣＬＫ１を生成することができる。換言すれば、書込基準クロック信号ＳＤＣＬＫ１を生成するための回路としては、ＰＬＬ回路や分周器などの種々の回路構成を採用することができる。
【０１２９】
上述の変形は、図５に示す読出サンプリングクロック生成部７０における読出基準クロック信号ＳＤＣＬＫ２とドットクロック信号ＤＣＬＫ２の生成に係わる回路に関しても適用可能である。
【０１３０】
（３）上記各実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
【０１３１】
（４）なお、この発明は、ＡＤ変換やＤＡ変換の機能を有する種々の画像処理装置に適用可能であり、例えば、液晶プロジェクタなどの投写型表示装置に適用できる。また、液晶パネルを用いた画像表示装置に限らず、ＣＲＴやプラスマディスプレイ等の表示手段を用いた画像表示装置や、それらを含む種々の電子機器に適用できる。
【図面の簡単な説明】
【図１】この発明の第１実施例としての画像処理装置の全体構成を示すブロック図である。
【図２】書込サンプリングクロック生成部３０と１つのＡＤ変換部４０の内部構成を示すブロック図である。
【図３】画像信号の書込動作に関連する主要な信号を示すタイミングチャートである。
【図４】ラッチ４７の動作を停止させた場合の書込動作に関連する主要な信号のタイミングチャートである。
【図５】読出サンプリングクロック生成部７０と１つのＤＡ変換部８０の内部構成を示すブロック図である。
【図６】第２実施例における書込サンプリングクロック生成部３０およびＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図７】ＡＤ変換部４０Ａにおける画像信号の書込動作に関連する主要な信号のタイミングチャートである。
【図８】この発明の第３実施例としての画像処置装置の全体構成を示すブロック図である。
【図９】第４実施例における書込サンプリングクロック生成部３０ＡおよびＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１０】サンプリングクロック選択生成回路３４Ａの一例を示す回路図である。
【図１１】サンプリングクロック選択生成回路３４Ａの動作を示すタイミングチャートである。
【図１２】本実施例におけるデジタル画像信号Ｄ１〜Ｄ４の出力を示すタイミングチャートである。
【図１３】第５実施例における書込サンプリングクロック生成部３０ＢとＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１４】サンプリングクロック選択生成回路３４Ｂの内部構成を示すブロック図である。
【図１５】第６実施例における書込サンプリングクロック生成部３０ＣとＡＤ変換部４０Ａの内部構成を示すブロック図である。
【図１６】図８のビデオプロセッサ６０内部のインターフェイス部分に備えられたデジタル画像信号位相調整回路群を示すブロック図である。
【図１７】図１６のデジタル画像信号位相調整回路群を用いた場合のデジタル画像信号Ｄ１〜Ｄ４のタイミングチャートである。
【符号の説明】
２０…同期分離回路
３０…書込サンプリングクロック生成部
３０Ａ…書込サンプリングクロック生成部
３０Ｂ…書込サンプリングクロック生成部
３０Ｃ…書込サンプリングクロック生成部
３１…ＰＬＬ
３２…ＰＬＬ
３３…ＰＬＬ
３４…サンプリングクロック選択生成回路
３４Ａ…サンプリングクロック選択生成回路
３４Ｂ…サンプリングクロック選択生成回路
３４Ｃ…サンプリングクロック選択生成回路
３５…選択制御回路
３６…遅延調整回路
３８…ＣＰＵインターフェイス回路
４０…ＡＤ変換部
４０Ａ…ＡＤ変換部
４１…ΔΣ変調回路
４２…デジタルフィルタ
４３…ＡＤ変換器
４４〜４７…ラッチ
４８…コモンラッチ
４９…直並列変換器
４９Ａ…直並列変換器
５０…フレームメモリ
６０…ビデオプロセッサ
７０…読出サンプリングクロック生成部
７１…ＰＬＬ
７２…ＰＬＬ
７３…ＰＬＬ
７４…サンプリングクロック選択生成回路
７５…選択制御回路
７８…ＣＰＵインターフェイス回路
８０…ＤＡ変換部
８１…ＤＡ変換器
８５…ビデオスイッチ
９０…表示制御回路
１００…ディスプレイ装置
１１０…ＣＰＵ
１２０…ＲＡＭ
１２２…書込制御信号調整手段
１２４…読出制御信号調整手段
１３０…バス
１４０…個数決定回路
２２６ｅ…遅延回路
２２６ａ〜２２６ｄ…Ｄフリップフロップ
２３０ａ〜２３０ｄ…ラッチ
２３２ａ，２３２ｂ…ラッチ
２３４…ラッチ
３６７…位相比較器
３６８ａ〜３６８ｄ…遅延回路
Claims (13)
- 画像処理装置であって、
入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、
前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの第２の周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、
前記使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作を制御し、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号を供給することによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号を１組のデジタル画像信号として出力させる書込制御信号調整手段と、
を備え、
前記直並列変換器は、
Ｎｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持する、画像処理装置。 - 請求項１記載の画像処理装置であって、
使用されない（Ｍｗ−Ｎｗ）個の画素信号保持回路の動作を停止させる選択制御回路を備え、
前記書込制御信号調整手段は、
前記使用個数Ｎｗの値に従って、前記選択制御回路を制御する、
画像処理装置。 - 請求項２記載の画像処理装置であって、さらに、
前記第１のドットクロック信号の周波数に従って前記画素信号保持回路の使用個数Ｎｗを決定する個数決定回路を備える、
画像処理装置。 - 請求項１ないし請求項３のいずれかに記載の画像処理装置であって、
前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力される、
画像処理装置。 - 請求項１ないし請求項４のいずれかに記載の画像処理装置であって、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記第１のドットクロック信号とに従って、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成する、
画像処理装置。 - 請求項１ないし請求項４のいずれかに記載の画像処理装置であって、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号を順次遅延させることにより順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成する、
画像処理装置。 - 請求項１ないし請求項４のいずれかに記載の画像処理装置であって、
前記第１のサンプリングクロック生成回路は、
さらに、前記第１のサンプリングクロック信号と互いに９０度位相が異なる９０度位相差クロック信号を生成し、
前記第２のサンプリングクロック生成回路は、
前記第１のサンプリングクロック信号と前記９０度位相差クロック信号とから、順次位相が異なる前記Ｎｗ個の第２のサンプリングクロック信号を生成する、
画像処理装置。 - 請求項１ないし請求項７のいずれかに記載の画像処理装置であって、
前記第２のサンプリングクロック生成回路は、
前記第１の同期信号と前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号のそれぞれとが一定の位相関係を有するように、前記第１の同期信号のパルスに応じて前記順次位相が異なるＮｗ個の第２のサンプリングクロック信号を初期化する、
画像処理装置。 - 請求項１ないし請求項８のいずれかに記載の画像処理装置であって、
前記１組のデジタル画像信号のサンプリングに適した位相を有する第３のサンプリングクロック信号を生成する第３のサンプリングクロック生成回路を備え、
前記第３のサンプリングクロック信号は、前記１組のデジタル画像信号とともに前記画像処理装置から出力される、
画像処理装置。 - 請求項１ないし請求項９のいずれかに記載の画像処理装置であって、
さらに、前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数のＮｘ（Ｎｘは２以上の整数）倍の周波数を有する第４のサンプリングクロック信号を生成する第４のサンプリングクロック生成回路を備え、
前記ＡＤ変換器は、ΔΣ変調回路とデジタルフィルタとを備え、前記第４のサンプリングクロック信号に応じて前記第１のアナログ画像信号を量子化するとともに、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力する、
画像処理装置。 - 請求項１ないし請求項１０のいずれかに記載の画像処理装置であって、
前記第１のアナログ画像信号は、複数の色信号を含み、
前記ＡＤ変換器は、それぞれの色信号に対応する複数のＡＤ変換要素を備えており、
前記直並列変換器は、それぞれの色信号に対応する複数の変換要素を備えている、
画像処理装置。 - 画像処理装置であって、
入力された第１のアナログ画像信号の第１の同期信号に同期し、前記第１のアナログ画像信号をサンプリングするための周波数を有する第１のドットクロック信号を生成する第１のドットクロック生成回路と、
前記第１のアナログ画像信号を量子化してデジタル画像信号に変換し、前記第１のドットクロック信号に同期してサンプリングされた各画素のデジタル画像信号を順に出力するＡＤ変換器と、
Ｍｗ（Ｍｗは２以上の整数）個の連続した画素に関する前記デジタル画像信号を１画素ずつ順に保持するＭｗ個の画素信号保持回路を有し、Ｎｗ（Ｎｗは１以上Ｍｗ以下の整数であり、使用される画素信号保持回路の個数を示す）個の連続した画素のデジタル画像信号を１組のデジタル画像信号として並列に出力する直並列変換器と、
前記第１の同期信号に同期し、前記第１のドットクロック信号の周波数の１／Ｎｗの第２の周波数を有する第１のサンプリングクロック信号を生成する第１のサンプリングクロック生成回路と、
前記画素信号保持回路の使用個数Ｎｗに応じて、前記第１のサンプリングクロック信号の周波数を有し前記第１のドットクロック信号の１周期ずつ順次位相が異なるＮｗ個の第２のサンプリングクロック信号を生成する第２のサンプリングクロック生成回路と、
前記使用個数Ｎｗの値に従って、前記第１と第２のサンプリングクロック生成回路の動作を制御し、使用されるＮｗ個の画素信号保持回路に前記Ｎｗ個の第２のサンプリングクロック信号を供給することによって前記直並列変換器からＮｗ個の連続した画素のデジタル画像信号を１組のデジタル画像信号として出力させる書込制御信号調整手段と、
を備え、さらに、
デジタル画像信号を記憶するための画像メモリと、
前記Ｎｗ個の連続した画素のデジタル画像信号を前記画像メモリ内の連続した記憶領域に書き込む書込制御手段と、
を備え、
前記書込制御手段は、
前記直並列変換器から並列に出力されたＮｗ個のデジタル画像信号を同位相として出力するための複数段のデジタル画像信号位相調整回路群を備え、
前記複数段のデジタル画像信号位相調整回路群は、各段に含まれる回路数が最終段に向けて次第に減少する階層構造を有しており、
最終段以外の各段に含まれる複数のデジタル画像信号位相調整回路のそれぞれは、入力された複数のデジタル画像信号を当該段の他のデジタル画像信号位相調整回路とは異なる一定の位相で保持して次段のデジタル画像信号位相調整回路に供給し、
前記最終段のデジタル画像信号位相調整回路は、前段から供給された前記Ｎｗ個のデジタル画像信号を同じ位相で保持する、画像処理装置。 - 請求項１２記載の画像処理装置であって、
Ｍｒ個（Ｍｒは２以上の整数）のＤＡ変換器と、出力される第２のアナログ画像信号をサンプリングするための周波数を有する第２のドットクロック信号を生成する第２のドットクロック生成回路と、
前記第２のドットクロック信号の周波数の１／Ｎｒ（Ｎｒは１以上Ｍｒ以下の整数であり、使用されるＤＡ変換器の個数を示す）の周波数を有し、前記第２のアナログ画像信号の第２の同期信号に同期する第５のサンプリングクロック信号を生成する第５のサンプリングクロック生成回路と、
前記第２のドットクロック信号から、前記第５のサンプリングクロック信号の周波数を有し前記第２のドットクロック信号の１周期ずつ順次位相が異なるＮｒ個の第６のサンプリングクロック信号を生成する第６のサンプリングクロック生成回路と、
前記第５のサンプリングクロック信号に同期して、前記画像メモリからＮｒ個の連続した画素のデジタル画像信号を読み出す読出制御手段と、
前記使用個数Ｎｒの値に従って使用されない（Ｍｒ−Ｎｒ）個のＤＡ変換器の動作を停止させるＤＡ変換選択制御回路と、
前記第２のドットクロック信号の周波数に従って前記ＤＡ変換器の使用個数Ｎｒを決定し、前記ＤＡ変換選択制御回路を制御するとともに、前記第５と第６のサンプリングクロック生成回路の動作を前記使用個数Ｎｒの値に従って制御し、前記Ｎｒ個の第５のサンプリングクロック信号にそれぞれ応じて前記Ｎｒ個の連続した画素のデジタル画像信号を前記Ｎｒ個のＤＡ変換器で順次ＤＡ変換させることによって、互いに位相が異なるＮｒ個の部分アナログ画像信号を生成させる読出制御信号調整手段と、
前記Ｎｒ個のＤＡ変換器から出力された前記Ｎｒ個の部分アナログ画像信号を、前記第２のドットクロック信号に同期して順次切り換えることによって、前記第２のアナログ画像信号を生成するビデオスイッチと、
を備える、画像処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34213997 | 1997-11-26 | ||
| PCT/JP1998/005321 WO1999027494A1 (fr) | 1997-11-26 | 1998-11-26 | Processeur d'image et son circuit integre |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006265133A Division JP2007102219A (ja) | 1997-11-26 | 2006-09-28 | 画像処理装置のための集積化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3899525B2 true JP3899525B2 (ja) | 2007-03-28 |
Family
ID=18351434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52818499A Expired - Fee Related JP3899525B2 (ja) | 1997-11-26 | 1998-11-26 | 画像処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6239729B1 (ja) |
| JP (1) | JP3899525B2 (ja) |
| WO (1) | WO1999027494A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973145B1 (en) * | 2000-09-01 | 2005-12-06 | Ut-Battelle, Llc | Digital-data receiver synchronization method and apparatus |
| TW484306B (en) * | 2000-10-20 | 2002-04-21 | Acer Peripherals Inc | Digital image converting device for converting screen signals |
| JP4531963B2 (ja) * | 2000-11-22 | 2010-08-25 | パイオニア株式会社 | 発光ディスプレイの駆動方法ならびに装置 |
| JP3820891B2 (ja) * | 2001-02-07 | 2006-09-13 | セイコーエプソン株式会社 | 画像表示装置 |
| JP3554729B2 (ja) * | 2002-07-30 | 2004-08-18 | 沖電気工業株式会社 | 画像処理装置 |
| EP1817088B1 (en) * | 2004-11-24 | 2014-06-25 | Koninklijke Philips N.V. | Privacy overlay for interactive display tables |
| US7451933B2 (en) * | 2005-04-19 | 2008-11-18 | Intermec Ip Corp. | Optoelectronic device, process and article for acquiring machine-readable symbols, such as bar codes |
| JP4849885B2 (ja) * | 2005-12-20 | 2012-01-11 | 株式会社ソニー・コンピュータエンタテインメント | ビデオエンコード装置、ビデオエンコード方法ならびにそれを用いた電子機器 |
| US7239254B1 (en) * | 2006-03-31 | 2007-07-03 | Intel Corporation | Programmable multi-cycle signaling in integrated circuits |
| JP2008147809A (ja) * | 2006-12-07 | 2008-06-26 | Fuji Electric Fa Components & Systems Co Ltd | モータ制御装置およびａ／ｄ変換器 |
| US8862416B2 (en) * | 2009-04-27 | 2014-10-14 | Motorola Mobility Llc | Method and device for improving battery life of a mobile computing device |
| US7924191B2 (en) * | 2009-06-30 | 2011-04-12 | Texas Instruments Incorporated | Integrated poly-phase fir filter in double-sampled analog to digital converters |
| US8688826B2 (en) * | 2009-11-30 | 2014-04-01 | Motorola Mobility Llc | Mobile computing device and method with intelligent pushing management |
| JP6351225B2 (ja) * | 2013-09-02 | 2018-07-04 | キヤノン株式会社 | 画像処理装置、情報処理システム、及びその制御方法、並びに情報処理装置と画像処理装置のプログラム |
| KR102365310B1 (ko) * | 2017-07-31 | 2022-02-22 | 삼성디스플레이 주식회사 | 표시장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2464601B1 (fr) * | 1979-08-29 | 1986-10-24 | Trt Telecom Radio Electr | Systeme de radiodiffusion numerique de plusieurs signaux d'information par un reseau d'emetteurs utilisant sensiblement la meme frequence porteuse |
| DE3218066A1 (de) * | 1981-07-08 | 1983-01-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur pruefung von analog-digital-wandlern und/oder von digital-analog-wandlern oder von nachrichtentechnischen uebertragungsabschnitten, die solche wandler enthalten oder mit ihnen in reihe geschaltet sind, insbsondere zur pruefung von codecs fuer pcm-geraete, sowie vorrichtung zur durchfuehrung des verfahrens |
| JPS63142967A (ja) * | 1986-12-05 | 1988-06-15 | Furuno Electric Co Ltd | ファクシミリ記録器 |
| JPS63156291A (ja) * | 1986-12-20 | 1988-06-29 | Fujitsu Ltd | 画像メモリ |
| JP2595979B2 (ja) * | 1987-07-31 | 1997-04-02 | 富士ゼロックス株式会社 | 高速画像読取り装置 |
| JPH02158884A (ja) * | 1988-12-12 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 画像メモリ装置とマルチプロセッサ画像処理装置 |
| JPH02255988A (ja) * | 1989-01-27 | 1990-10-16 | Hitachi Ltd | 画像メモリ |
| JPH04250541A (ja) * | 1991-01-25 | 1992-09-07 | Nec Corp | フレームメモリアクセス回路 |
| FR2709359B1 (fr) * | 1993-08-24 | 1995-11-10 | Thomson Consumer Electronics | Procédé de commande d'un circuit du type premier entré - premier sorti. |
| US5432813A (en) * | 1993-12-28 | 1995-07-11 | Unisys Corporation | Parallel processing based digital matched filter and error detector for a digital demodulator |
-
1998
- 1998-11-26 JP JP52818499A patent/JP3899525B2/ja not_active Expired - Fee Related
- 1998-11-26 US US09/341,696 patent/US6239729B1/en not_active Expired - Fee Related
- 1998-11-26 WO PCT/JP1998/005321 patent/WO1999027494A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999027494A1 (fr) | 1999-06-03 |
| US6239729B1 (en) | 2001-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061218 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |