JPH09186976A - 周波数変換回路 - Google Patents
周波数変換回路Info
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- JPH09186976A JPH09186976A JP34251995A JP34251995A JPH09186976A JP H09186976 A JPH09186976 A JP H09186976A JP 34251995 A JP34251995 A JP 34251995A JP 34251995 A JP34251995 A JP 34251995A JP H09186976 A JPH09186976 A JP H09186976A
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- clock
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- line memory
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Abstract
(57)【要約】
【課題】 ラインメモリを使用することにより、単一の
ドットクロック周波数に対応する液晶表示装置に、その
ドットクロック周波数よりも低い周波数のＲＧＢ映像信
号を表示させる。 【解決手段】 入力映像信号をラインメモリ２に書き込
むためのドットクロックを生成するＰＬＬ３１、ライン
メモリへの書き込みタイミングを発生する書き込みイネ
ーブル発生１２及び、書き込みリセット発生、ラインメ
モリに格納されたＲＧＢ映像データを液晶表示装置に書
き込むためのドットクロックを生成するＰＬＬ３２、ラ
インメモリからＲＧＢ映像データを読み出すタイミング
を発生する読み出しイネーブル２２及び、読み出しリセ
ット発生２３、液晶表示装置に入力する水平同期信号を
発生する水平同期発生２４を有して構成される。
ドットクロック周波数に対応する液晶表示装置に、その
ドットクロック周波数よりも低い周波数のＲＧＢ映像信
号を表示させる。 【解決手段】 入力映像信号をラインメモリ２に書き込
むためのドットクロックを生成するＰＬＬ３１、ライン
メモリへの書き込みタイミングを発生する書き込みイネ
ーブル発生１２及び、書き込みリセット発生、ラインメ
モリに格納されたＲＧＢ映像データを液晶表示装置に書
き込むためのドットクロックを生成するＰＬＬ３２、ラ
インメモリからＲＧＢ映像データを読み出すタイミング
を発生する読み出しイネーブル２２及び、読み出しリセ
ット発生２３、液晶表示装置に入力する水平同期信号を
発生する水平同期発生２４を有して構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＧＢの映像信号
の周波数変換回路に関わり、例えば、単一のドットクロ
ック周波数に対応する液晶表示装置に、ドットクロック
周波数の異なるＲＧＢ映像信号を表示させるための回路
であり、特に周波数変換の方法としてラインメモリを用
いた周波数変換回路に関する。
の周波数変換回路に関わり、例えば、単一のドットクロ
ック周波数に対応する液晶表示装置に、ドットクロック
周波数の異なるＲＧＢ映像信号を表示させるための回路
であり、特に周波数変換の方法としてラインメモリを用
いた周波数変換回路に関する。
【０００２】
【従来の技術】従来、この種の周波数変換回路は、デュ
アルポートビデオメモリを使用して１画面全ての情報を
格納した後、前記デュアルポートビデオメモリへの書き
込みとは全く非同期に読み出しを行うことにより、周波
数変換を行うのが一般的であった。
アルポートビデオメモリを使用して１画面全ての情報を
格納した後、前記デュアルポートビデオメモリへの書き
込みとは全く非同期に読み出しを行うことにより、周波
数変換を行うのが一般的であった。
【０００３】図３は、従来のデュアルポートビデオメモ
リを使用した周波数変換回路のブロック図である。ＲＧ
Ｂ映像信号が、後述のクロック（ＣＬＫ）１５１をサン
プリングクロックとして、Ａ／Ｄ１０１によりデジタル
化が行われた後、ＣＬＫ１５１を書き込みクロックとし
て、デュアルポートビデオメモリ１０２に格納され、後
述のＣＬＫ１５２を読み出しクロックとしてデュアルポ
ートビデオメモリ１０２から読み出しを行った後、ＣＬ
Ｋ５２をサンプリングクロックとして、Ｄ／Ａ１０３に
てアナログ化され、液晶表示装置１０４へ入力される。
リを使用した周波数変換回路のブロック図である。ＲＧ
Ｂ映像信号が、後述のクロック（ＣＬＫ）１５１をサン
プリングクロックとして、Ａ／Ｄ１０１によりデジタル
化が行われた後、ＣＬＫ１５１を書き込みクロックとし
て、デュアルポートビデオメモリ１０２に格納され、後
述のＣＬＫ１５２を読み出しクロックとしてデュアルポ
ートビデオメモリ１０２から読み出しを行った後、ＣＬ
Ｋ５２をサンプリングクロックとして、Ｄ／Ａ１０３に
てアナログ化され、液晶表示装置１０４へ入力される。
【０００４】Ａ／Ｄ１０１のサンプリングクロック及
び、デュアルポートビデオメモリ１０２への書き込みク
ロックであるＣＬＫ１５１は、電圧制御発振器（ＶＣ
Ｏ）１１０により発生する。分周器１１３はカウンタを
具備しており、ＶＣＯ１１０にて発生したＣＬＫ１５１
をカウントして、入力されたＲＧＢ映像信号にて決めら
れた分周比にて分周を行い、カウントダウン水平クロッ
クを発生する。位相比較器１１４にて、前記カウントダ
ウン水平クロックと水平同期信号の位相比較を行い、位
相誤差出力がＬＰＦ１１１にて平均化され、ＶＣＯ１１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ１３１が構成され、ＣＬＫ１５１と水平同
期信号の位相関係が保たれる。書き込みリセット発生１
１２は、分周器１１３にてカウントされたカウント値を
デコードすることによりデュアルポートビデオメモリの
書き込みリセット信号を発生している。
び、デュアルポートビデオメモリ１０２への書き込みク
ロックであるＣＬＫ１５１は、電圧制御発振器（ＶＣ
Ｏ）１１０により発生する。分周器１１３はカウンタを
具備しており、ＶＣＯ１１０にて発生したＣＬＫ１５１
をカウントして、入力されたＲＧＢ映像信号にて決めら
れた分周比にて分周を行い、カウントダウン水平クロッ
クを発生する。位相比較器１１４にて、前記カウントダ
ウン水平クロックと水平同期信号の位相比較を行い、位
相誤差出力がＬＰＦ１１１にて平均化され、ＶＣＯ１１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ１３１が構成され、ＣＬＫ１５１と水平同
期信号の位相関係が保たれる。書き込みリセット発生１
１２は、分周器１１３にてカウントされたカウント値を
デコードすることによりデュアルポートビデオメモリの
書き込みリセット信号を発生している。
【０００５】デュアルポートビデオメモリ１０２の読み
出しクロック及び、Ｄ／Ａ１０３の読み出しクロックで
あるＣＬＫ１５２は、発振器（ＯＳＣ）１２０により発
生する。カウンタ１２３は、ＯＳＣ１２０にて発生した
ＣＬＫ１５２をカウントして、液晶表示装置１０４の要
求に合わせたカウント値によりリセットを行い、水平周
期を発生しているカウンタである。水平同期発生１２２
は、カウンタ１２３のカウント値をデコードして、液晶
表示装置１０４への水平同期信号を発生する。読み出し
リセット発生１２１は、カウンタ１２３のカウント値を
デコードして、デュアルポートビデオメモリ１０２の読
み出しリセット信号を発生する。
出しクロック及び、Ｄ／Ａ１０３の読み出しクロックで
あるＣＬＫ１５２は、発振器（ＯＳＣ）１２０により発
生する。カウンタ１２３は、ＯＳＣ１２０にて発生した
ＣＬＫ１５２をカウントして、液晶表示装置１０４の要
求に合わせたカウント値によりリセットを行い、水平周
期を発生しているカウンタである。水平同期発生１２２
は、カウンタ１２３のカウント値をデコードして、液晶
表示装置１０４への水平同期信号を発生する。読み出し
リセット発生１２１は、カウンタ１２３のカウント値を
デコードして、デュアルポートビデオメモリ１０２の読
み出しリセット信号を発生する。
【０００６】以上説明したように、ＲＧＢ映像信号を、
デュアルポートビデオメモリにＲＧＢ映像信号を一画面
全て格納して出力する際、デュアルポートビデオメモリ
への書き込みと読み出しを、全く非同期のクロックにて
行うことにより、周波数変換を行っていた。
デュアルポートビデオメモリにＲＧＢ映像信号を一画面
全て格納して出力する際、デュアルポートビデオメモリ
への書き込みと読み出しを、全く非同期のクロックにて
行うことにより、周波数変換を行っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、ビデオ
メモリを使用する周波数変換回路は、ＲＧＢ映像信号の
一画面全てを格納するためのデュアルポートビデオメモ
リが必要となるため、周波数変換回路を安価に構成する
ことができない問題を伴う。
メモリを使用する周波数変換回路は、ＲＧＢ映像信号の
一画面全てを格納するためのデュアルポートビデオメモ
リが必要となるため、周波数変換回路を安価に構成する
ことができない問題を伴う。
【０００８】本発明の目的は、デュアルポートビデオメ
モリを使用せず、ラインメモリを使用することにより、
より安価な周波数変換回路を提供することである。
モリを使用せず、ラインメモリを使用することにより、
より安価な周波数変換回路を提供することである。
【０００９】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の周波数変換回路は、ＲＧＢ映像信号をＡ／
Ｄ変換し、ラインメモリを利用して周波数の変換を行う
周波数変換回路であり、Ａ／Ｄ変換用のサンプリングク
ロック及び、ラインメモリへの書き込みクロックである
ドットクロック１を発生する手段と、ラインメモリへの
ＲＧＢ映像信号を書き込む期間を決定するための書き込
みイネーブル信号の発生する手段と、ラインメモリの書
き込みアドレスのリセットを行う書き込みリセット信号
を発生する手段と、ドットクロック１を、入力されたＲ
ＧＢ映像信号にて決められた分周比にて分周を行い、カ
ウントダウン水平クロック１を生成する手段と、カウン
トダウン水平クロック１とＲＧＢ映像信号の水平同期信
号の位相比較を行い両者の位相を合わせることによりＰ
ＬＬを形成し、サンプリングクロックを得る手段と、液
晶表示装置の対応している周波数のドットクロックであ
るドットクロック２を後述の手段にて生成する手段と、
ドットクロック２にてラインメモリからデータを読み出
す手段と、ラインメモリからＲＧＢ映像信号を読み出す
期間を決定するための読み出しイネーブル信号を発生す
る手段と、ラインメモリの読み出しアドレスのリセット
を行う読み出しリセット信号を発生する手段と、ドット
クロック２にて水平同期信号を発生する手段と、液晶表
示装置が対応している周波数のドットクロックを得るた
めに、あらかじめ算出しておいた分周比にてクロックを
分周し、カウントダウン水平クロック２を生成する手段
と、カウントダウン水平クロック２とＲＧＢ映像信号の
水平同期信号の位相比較を行い両者の位相を合わせるこ
とによりＰＬＬを形成し、液晶表示装置が対応している
ドットクロックであるドットクロック２を得る手段とを
有し、ラインメモリの書き込み側と読み出し側で２系統
のクロックを生成し、書き込み側のクロックは入力され
たＲＧＢ映像信号の映像周波数と同調させたクロック
で、読み出し側のクロックは液晶表示装置の対応してい
るドットクロック周波数に同調したクロックとし、前記
の課題を解決する。
め、本発明の周波数変換回路は、ＲＧＢ映像信号をＡ／
Ｄ変換し、ラインメモリを利用して周波数の変換を行う
周波数変換回路であり、Ａ／Ｄ変換用のサンプリングク
ロック及び、ラインメモリへの書き込みクロックである
ドットクロック１を発生する手段と、ラインメモリへの
ＲＧＢ映像信号を書き込む期間を決定するための書き込
みイネーブル信号の発生する手段と、ラインメモリの書
き込みアドレスのリセットを行う書き込みリセット信号
を発生する手段と、ドットクロック１を、入力されたＲ
ＧＢ映像信号にて決められた分周比にて分周を行い、カ
ウントダウン水平クロック１を生成する手段と、カウン
トダウン水平クロック１とＲＧＢ映像信号の水平同期信
号の位相比較を行い両者の位相を合わせることによりＰ
ＬＬを形成し、サンプリングクロックを得る手段と、液
晶表示装置の対応している周波数のドットクロックであ
るドットクロック２を後述の手段にて生成する手段と、
ドットクロック２にてラインメモリからデータを読み出
す手段と、ラインメモリからＲＧＢ映像信号を読み出す
期間を決定するための読み出しイネーブル信号を発生す
る手段と、ラインメモリの読み出しアドレスのリセット
を行う読み出しリセット信号を発生する手段と、ドット
クロック２にて水平同期信号を発生する手段と、液晶表
示装置が対応している周波数のドットクロックを得るた
めに、あらかじめ算出しておいた分周比にてクロックを
分周し、カウントダウン水平クロック２を生成する手段
と、カウントダウン水平クロック２とＲＧＢ映像信号の
水平同期信号の位相比較を行い両者の位相を合わせるこ
とによりＰＬＬを形成し、液晶表示装置が対応している
ドットクロックであるドットクロック２を得る手段とを
有し、ラインメモリの書き込み側と読み出し側で２系統
のクロックを生成し、書き込み側のクロックは入力され
たＲＧＢ映像信号の映像周波数と同調させたクロック
で、読み出し側のクロックは液晶表示装置の対応してい
るドットクロック周波数に同調したクロックとし、前記
の課題を解決する。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よる周波数変換回路の実施例を詳細に説明する。図１
は、本発明の周波数変換回路の実施の形態例を示す回路
構成ブロック図、図２は同ブロック図のタイミングチャ
ートである。
よる周波数変換回路の実施例を詳細に説明する。図１
は、本発明の周波数変換回路の実施の形態例を示す回路
構成ブロック図、図２は同ブロック図のタイミングチャ
ートである。
【００１１】本実施の形態例は、映像信号系がＡ／Ｄ
１、ラインメモリ２、Ｄ／Ａ３、液晶表示装置により構
成される。また、前記映像信号系を制御する制御系がＶ
ＣＯ１０、ＬＰＦ１１、分周器１４、位相比較器１５に
てＲＧＢ映像信号をラインメモリ２に格納するためのタ
イミングを制御するＰＬＬ３１を形成し、書き込みイネ
ーブル発生１２、書き込みリセット発生１３にてライン
メモリ２へＲＧＢ映像信号を書き込みタイミングを発生
し、ＶＣＯ２０、ＬＰＦ２１、分周器２５、位相比較器
２６にてラインメモリ２に格納された映像データを液晶
表示装置に書き込むためのタイミングを制御するＰＬＬ
３２を形成し、ラインメモリ２からの読み出しタイミン
グを発生する読み出しイネーブル発生２２、読み出しリ
セット発生２３、液晶表示装置への水平同期信号を発生
する水平同期発生２４により構成される。本実施の形態
例において、ＲＧＢ映像信号はＶＧＡ信号でドットクロ
ック２５．１７５ＭＨｚ、液晶表示装置はＳＶＧＡ信号
用の装置でドットクロック５０ＭＨｚを想定する。
１、ラインメモリ２、Ｄ／Ａ３、液晶表示装置により構
成される。また、前記映像信号系を制御する制御系がＶ
ＣＯ１０、ＬＰＦ１１、分周器１４、位相比較器１５に
てＲＧＢ映像信号をラインメモリ２に格納するためのタ
イミングを制御するＰＬＬ３１を形成し、書き込みイネ
ーブル発生１２、書き込みリセット発生１３にてライン
メモリ２へＲＧＢ映像信号を書き込みタイミングを発生
し、ＶＣＯ２０、ＬＰＦ２１、分周器２５、位相比較器
２６にてラインメモリ２に格納された映像データを液晶
表示装置に書き込むためのタイミングを制御するＰＬＬ
３２を形成し、ラインメモリ２からの読み出しタイミン
グを発生する読み出しイネーブル発生２２、読み出しリ
セット発生２３、液晶表示装置への水平同期信号を発生
する水平同期発生２４により構成される。本実施の形態
例において、ＲＧＢ映像信号はＶＧＡ信号でドットクロ
ック２５．１７５ＭＨｚ、液晶表示装置はＳＶＧＡ信号
用の装置でドットクロック５０ＭＨｚを想定する。
【００１２】上記各構成部の映像信号系において、Ａ／
Ｄ１にはパーソナルコンピュータなどからのＲＧＢ３系
統の映像が入力され、後述のＶＧＡのドットクロックで
あるＣＬＫ５１によりそれぞれデジタル変換される。デ
ジタル変換されたＲＧＢ映像信号は、書き込みリセット
発生１３により発生したパルスのタイミングから、書き
込みイネーブル発生１２により発生したパルスの期間に
てラインメモリ２に書き込みが行われる。その後、読み
出しリセット発生２３により発生したパルスのタイミン
グから、読み出しイネーブル発生２２により発生したパ
ルスの期間にて、ラインメモリ２から、ＲＧＢデジタル
データの読み出しが行われる。さらに、後述のＳＶＧＡ
のドットクロックであるＣＬＫ５２にてＤ／Ａ３にてア
ナログ変換され、液晶表示装置４へ入力される。
Ｄ１にはパーソナルコンピュータなどからのＲＧＢ３系
統の映像が入力され、後述のＶＧＡのドットクロックで
あるＣＬＫ５１によりそれぞれデジタル変換される。デ
ジタル変換されたＲＧＢ映像信号は、書き込みリセット
発生１３により発生したパルスのタイミングから、書き
込みイネーブル発生１２により発生したパルスの期間に
てラインメモリ２に書き込みが行われる。その後、読み
出しリセット発生２３により発生したパルスのタイミン
グから、読み出しイネーブル発生２２により発生したパ
ルスの期間にて、ラインメモリ２から、ＲＧＢデジタル
データの読み出しが行われる。さらに、後述のＳＶＧＡ
のドットクロックであるＣＬＫ５２にてＤ／Ａ３にてア
ナログ変換され、液晶表示装置４へ入力される。
【００１３】上記各構成部の制御系において、ＶＣＯ１
０はＡ／Ｄ１のサンプリング用クロック、ラインメモリ
２への書き込みタイミングクロック及び、書き込みイネ
ーブル発生１２と書き込みリセット発生１３を動作させ
る基本クロックであるＣＬＫ５１を発生する電圧制御型
発振器であり２５．１７５ＭＨｚのクロックを発生す
る。分周器１４は、カウンタを具備したプログラマブル
な分周器であり、ＣＬＫ５１をカウントして、分周比設
定１に入力した設定値にて分周を行い、そのカウント値
及び、カウントダウンクロックを出力する。本実施の形
態例において、ＲＧＢ映像信号はＶＧＡ信号を想定して
いるため、分周比設定１には７９９を設定し、８００分
周を行う。分周器１４にて８００分周されたクロック
は、位相比較器１５にて水平同期信号と位相比較が行わ
れ、位相誤差出力がＬＰＦ１１にて平均化されＶＣＯ１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ３１が構成され、ＣＬＫ５１と水平同期信
号の位相関係が保たれる。
０はＡ／Ｄ１のサンプリング用クロック、ラインメモリ
２への書き込みタイミングクロック及び、書き込みイネ
ーブル発生１２と書き込みリセット発生１３を動作させ
る基本クロックであるＣＬＫ５１を発生する電圧制御型
発振器であり２５．１７５ＭＨｚのクロックを発生す
る。分周器１４は、カウンタを具備したプログラマブル
な分周器であり、ＣＬＫ５１をカウントして、分周比設
定１に入力した設定値にて分周を行い、そのカウント値
及び、カウントダウンクロックを出力する。本実施の形
態例において、ＲＧＢ映像信号はＶＧＡ信号を想定して
いるため、分周比設定１には７９９を設定し、８００分
周を行う。分周器１４にて８００分周されたクロック
は、位相比較器１５にて水平同期信号と位相比較が行わ
れ、位相誤差出力がＬＰＦ１１にて平均化されＶＣＯ１
０のコントロール電圧として入力される。この閉ループ
によりＰＬＬ３１が構成され、ＣＬＫ５１と水平同期信
号の位相関係が保たれる。
【００１４】書き込みイネーブル発生１２は、ラインメ
モリ２へ書き込み期間を指定するパルスを発生するもの
で、分周器１４にて発生したカウント値をデコードする
ことにより発生する。また、書き込みリセット発生１３
は分周器１４にて発生したカウント値をデコードするこ
とより、ラインメモリ２の書き込みアドレスのリセット
タイミングを発生する回路である。ＶＣＯ２０はＤ／Ａ
３のサンプリング用クロック、液晶表示装置４に供給す
るドットクロック、ラインメモリ２の読み出しクロック
及び、読み出しイネーブル発生２２と読み出しリセット
発生２３と水平同期発生２４を動作させる基本クロック
であるＣＬＫ５２を発生する電圧制御型発振器であり５
０ＭＨｚのクロックを発生する。分周器２５は、カウン
タを具備したプログラマブルな分周器であり、ＣＬＫ５
２をカウントして、分周比設定２に入力した設定値にて
分周を行い、そのカウント値及び、カウントダウンクロ
ックを出力する。
モリ２へ書き込み期間を指定するパルスを発生するもの
で、分周器１４にて発生したカウント値をデコードする
ことにより発生する。また、書き込みリセット発生１３
は分周器１４にて発生したカウント値をデコードするこ
とより、ラインメモリ２の書き込みアドレスのリセット
タイミングを発生する回路である。ＶＣＯ２０はＤ／Ａ
３のサンプリング用クロック、液晶表示装置４に供給す
るドットクロック、ラインメモリ２の読み出しクロック
及び、読み出しイネーブル発生２２と読み出しリセット
発生２３と水平同期発生２４を動作させる基本クロック
であるＣＬＫ５２を発生する電圧制御型発振器であり５
０ＭＨｚのクロックを発生する。分周器２５は、カウン
タを具備したプログラマブルな分周器であり、ＣＬＫ５
２をカウントして、分周比設定２に入力した設定値にて
分周を行い、そのカウント値及び、カウントダウンクロ
ックを出力する。
【００１５】分周器２５にて分周を行うときの、分周比
Ｎの設定は、式（１）により求められる。Ｎ（分周比）
＝ｆDOTCK （液晶パネルのドットクロック）／ｆH （水
平同期）…（１）本実施例の場合は、ｆDOTCK はＣＬＫ
５２である５０ＭＨｚが適用され、ｆH はＶＧＡの水平
同期である３１．４６９ｋＨｚが適用されるため、分周
比Ｎは１５８９となる。分周器２５にて分周されたカウ
ントダウンクロックは位相比較器２６にて水平同期信号
と位相比較が行われ、位相誤差出力がＬＰＦ２１にて平
均化されＶＣＯ２０のコントロール電圧として入力され
る。この閉ループによりＰＬＬ３２が構成され、ＣＬＫ
５２と水平同期信号の位相関係が保たれる。
Ｎの設定は、式（１）により求められる。Ｎ（分周比）
＝ｆDOTCK （液晶パネルのドットクロック）／ｆH （水
平同期）…（１）本実施例の場合は、ｆDOTCK はＣＬＫ
５２である５０ＭＨｚが適用され、ｆH はＶＧＡの水平
同期である３１．４６９ｋＨｚが適用されるため、分周
比Ｎは１５８９となる。分周器２５にて分周されたカウ
ントダウンクロックは位相比較器２６にて水平同期信号
と位相比較が行われ、位相誤差出力がＬＰＦ２１にて平
均化されＶＣＯ２０のコントロール電圧として入力され
る。この閉ループによりＰＬＬ３２が構成され、ＣＬＫ
５２と水平同期信号の位相関係が保たれる。
【００１６】読み出しイネーブル発生２２は、ラインメ
モリ２に格納されたデジタルＲＧＢ映像データを読み出
し期間を指定するパルスを発生するもので、分周器２５
にて発生したカウント値をデコードすることにより発生
する。また、読み出しリセット発生２３は、分周器２５
にて発生したカウント値をデコードすることによりライ
ンメモリ２の読み出しアドレスのリセットタイミングを
発生する回路で、ラインメモリ２の読み出しアドレスを
リセットするためのパルスを発生するものである。水平
同期発生２４は液晶表示装置へ入力するための水平同期
信号を発生する回路で、分周器２５にて発生したカウン
ト値をデコードして発生する。
モリ２に格納されたデジタルＲＧＢ映像データを読み出
し期間を指定するパルスを発生するもので、分周器２５
にて発生したカウント値をデコードすることにより発生
する。また、読み出しリセット発生２３は、分周器２５
にて発生したカウント値をデコードすることによりライ
ンメモリ２の読み出しアドレスのリセットタイミングを
発生する回路で、ラインメモリ２の読み出しアドレスを
リセットするためのパルスを発生するものである。水平
同期発生２４は液晶表示装置へ入力するための水平同期
信号を発生する回路で、分周器２５にて発生したカウン
ト値をデコードして発生する。
【００１７】次に、図１の回路の動作について図２のタ
イミングチャートを用いて説明する。ＶＣＯ１０にて発
生した（ハ）ＣＬＫ５１は、分周器１４に入力される。
分周器１４ではＣＬＫ５１を０から７９９までカウント
を行い、そのカウント値が８００の時にカウンタのリセ
ットを行う。また、カウント値をデコードすることによ
り、（ヘ）分周器１４カウントダウンクロック出力を発
生し、位相比較器１５にて本信号と（イ）水平同期信号
の位相比較を行い、その誤差電圧をＬＰＦ１１にて安定
化させてＶＣＯ１０に入力することによりＰＬＬが構成
され、（イ）水平同期信号と（ハ）ＣＬＫ５１の位相関
係が保たれる。尚、図２の（ハ）ＣＬＫ５１の波形の下
部に記載された数字は、分周器１４で発生したカウント
値である。
イミングチャートを用いて説明する。ＶＣＯ１０にて発
生した（ハ）ＣＬＫ５１は、分周器１４に入力される。
分周器１４ではＣＬＫ５１を０から７９９までカウント
を行い、そのカウント値が８００の時にカウンタのリセ
ットを行う。また、カウント値をデコードすることによ
り、（ヘ）分周器１４カウントダウンクロック出力を発
生し、位相比較器１５にて本信号と（イ）水平同期信号
の位相比較を行い、その誤差電圧をＬＰＦ１１にて安定
化させてＶＣＯ１０に入力することによりＰＬＬが構成
され、（イ）水平同期信号と（ハ）ＣＬＫ５１の位相関
係が保たれる。尚、図２の（ハ）ＣＬＫ５１の波形の下
部に記載された数字は、分周器１４で発生したカウント
値である。
【００１８】書き込みリセット発生１３では、分周器１
４で発生したカウント値により、（ニ）書き込みリセッ
ト発生１３出力を発生し、書き込みイネーブル発生１２
では、（ホ）書き込みイネーブル発生１２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器１４で発生したカウント値における、１４４
クロック目から７８３クロック目までの６４０クロック
分のデジタルＲＧＢ映像データがラインメモリ２に書き
込まれる。
４で発生したカウント値により、（ニ）書き込みリセッ
ト発生１３出力を発生し、書き込みイネーブル発生１２
では、（ホ）書き込みイネーブル発生１２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器１４で発生したカウント値における、１４４
クロック目から７８３クロック目までの６４０クロック
分のデジタルＲＧＢ映像データがラインメモリ２に書き
込まれる。
【００１９】一方、ＶＣＯ２０にて発生した（ト）ＣＬ
Ｋ５２は、分周器２５に入力される。分周器２５ではＣ
ＬＫ５２を式（１）にて算出した１５８９分周を行うた
めに、０から１５８８までカウントを行い、そのカウン
ト値が１５８９の時にカウンタのリセットを行う。ま
た、カウント値をデコードすることにより（ル）分周器
２５カウントダウンクロック出力を発生し、位相比較器
２６にて本信号と（イ）水平同期信号の位相比較を行
い、その誤差電圧をＰＬＬ２１にて安定化させてＶＣＯ
２０に入力することによりＰＬＬが構成され、（イ）水
平同期信号と（ト）ＣＬＫ５２の位相関係が保たれる。
尚、図２の（ト）ＣＬＫ５２の波形の下部に記載された
数字は、分周器２５で発生したカウント値である。
Ｋ５２は、分周器２５に入力される。分周器２５ではＣ
ＬＫ５２を式（１）にて算出した１５８９分周を行うた
めに、０から１５８８までカウントを行い、そのカウン
ト値が１５８９の時にカウンタのリセットを行う。ま
た、カウント値をデコードすることにより（ル）分周器
２５カウントダウンクロック出力を発生し、位相比較器
２６にて本信号と（イ）水平同期信号の位相比較を行
い、その誤差電圧をＰＬＬ２１にて安定化させてＶＣＯ
２０に入力することによりＰＬＬが構成され、（イ）水
平同期信号と（ト）ＣＬＫ５２の位相関係が保たれる。
尚、図２の（ト）ＣＬＫ５２の波形の下部に記載された
数字は、分周器２５で発生したカウント値である。
【００２０】読み出しリセット発生２３では、分周器２
５で発生したカウント値により、（チ）読み出しリセッ
ト発生２３出力を発生し、読み出しイネーブル発生２２
では、（リ）読み出しイネーブル発生２２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器２５で発生したカウント値における２６４ク
ロック目から９８３クロック目のタイミングにてライン
メモリ２に格納されているデジタルＲＧＢ映像データが
読み出されることになる。
５で発生したカウント値により、（チ）読み出しリセッ
ト発生２３出力を発生し、読み出しイネーブル発生２２
では、（リ）読み出しイネーブル発生２２出力を発生
し、これらの信号をラインメモリ２に入力することによ
り、分周器２５で発生したカウント値における２６４ク
ロック目から９８３クロック目のタイミングにてライン
メモリ２に格納されているデジタルＲＧＢ映像データが
読み出されることになる。
【００２１】読み出されたデジタルＲＧＢ映像データ
は、Ｄ／Ａ３でＣＬＫ５２をサンプリングクロックとし
て、アナログ化され（ヌ）Ｄ／Ａ３出力のタイミングに
て液晶表示装置へと入力される。
は、Ｄ／Ａ３でＣＬＫ５２をサンプリングクロックとし
て、アナログ化され（ヌ）Ｄ／Ａ３出力のタイミングに
て液晶表示装置へと入力される。
【００２２】水平同期発生２４では、分周器２５で発生
したカウント値をデコードすることによりＣＬＫ５２と
位相関係の保たれたタイミングの（ル）水平同期発生２
４出力を発生し、液晶表示装置へ入力される。
したカウント値をデコードすることによりＣＬＫ５２と
位相関係の保たれたタイミングの（ル）水平同期発生２
４出力を発生し、液晶表示装置へ入力される。
【００２３】以上説明したように、本実施の形態例の周
波数変換装置はラインメモリ２の全段と後段で、それぞ
れ２種類のＰＬＬを構成し、前段を入力信号に対応した
クロックにて動作を行い、後段を液晶表示装置に対応し
たクロックにて動作を行うことにより、周波数変換を行
う。
波数変換装置はラインメモリ２の全段と後段で、それぞ
れ２種類のＰＬＬを構成し、前段を入力信号に対応した
クロックにて動作を行い、後段を液晶表示装置に対応し
たクロックにて動作を行うことにより、周波数変換を行
う。
【００２４】尚、本発明は図１の実施の形態例に限定さ
れるものではなく本発明の要旨を逸脱しない範囲におい
て種々変形実施可能である。
れるものではなく本発明の要旨を逸脱しない範囲におい
て種々変形実施可能である。
【００２５】
【発明の効果】以上の説明により明らかなように、本発
明による周波数変換回路は、２系統のＰＬＬ回路を搭載
し、１つはＲＧＢ映像信号に対応した分周比によりクロ
ックを生成し、１つは入力信号の水平同期周波数と液晶
表示装置の対応したドットクロック周波数から算出した
分周比によりクロックを生成し、それぞれをラインメモ
リの書き込みまでと、ラインメモリの読み出し後に使用
することにより、ラインメモリによる映像信号の周波数
変換が可能となり、デュアルポートビデオメモリを使用
した周波数変換回路よりも安価に周波数変換を実現する
ことが可能である。
明による周波数変換回路は、２系統のＰＬＬ回路を搭載
し、１つはＲＧＢ映像信号に対応した分周比によりクロ
ックを生成し、１つは入力信号の水平同期周波数と液晶
表示装置の対応したドットクロック周波数から算出した
分周比によりクロックを生成し、それぞれをラインメモ
リの書き込みまでと、ラインメモリの読み出し後に使用
することにより、ラインメモリによる映像信号の周波数
変換が可能となり、デュアルポートビデオメモリを使用
した周波数変換回路よりも安価に周波数変換を実現する
ことが可能である。
【図１】本発明の周波数変換回路の実施の形態例を示す
回路構成ブロック図である。
回路構成ブロック図である。
【図２】図１の周波数変換回路の一実施例のタイミング
チャートである。
チャートである。
【図３】従来の周波数変換回路の回路構成ブロック図で
ある。
ある。
１ Ａ／Ｄ ２ ラインメモリ ３ Ｄ／Ａ ４ 液晶表示装置 １０ ＶＣＯ １１ ＬＰＦ １２ 書き込みイネーブル発生 １３ 書き込みリセット発生 １４ 分周器 １５ 位相比較器 ２０ ＶＣＯ ２１ ＬＰＦ ２２ 読み出しイネーブル発生 ２３ 読み出しリセット発生 ２４ 水平同期発生 ２５ 分周器 ２６ 位相比較器 ３０ 周波数変換回路 ３１ ＰＬＬ ３２ ＰＬＬ ５１ ＣＬＫ ５２ ＣＬＫ １０１ Ａ／Ｄ １０２ デュアルポートビデオメモリ １０３ Ｄ／Ａ １０４ 液晶表示装置 １１０ ＶＣＯ １１１ ＬＰＦ １１２ 書き込みリセット発生 １１３ 分周器 １１４ 位相比較器 １２０ ＯＳＣ １２１ 読み出しリセット発生 １２２ 水平同期発生 １２３ カウンタ １３１ ＰＬＬ １５１ ＣＬＫ １５２ ＣＬＫ
Claims (3)
- 【請求項１】 映像信号をラインメモリを利用して周波
数変換を行う、周波数変換回路において、 前記ラインメモリへの映像信号を書き込み動作を行うた
めの基本クロックとなる第１のドットクロックを入力さ
れた信号の同期周波数に基づきＰＬＬ制御にて生成する
第１のクロック生成手段と、 前記ラインメモリから映像信号を読み出す動作を行うた
めの基本クロックとなる第２のドットクロックを周波数
変換後の目的とする同期周波数と入力された映像信号の
水平同期信号の周波数に基づくＰＬＬ制御にて生成する
第２のクロック生成手段と、 前記第２のドットクロックの周波数が前記映像信号の水
平同期信号の周波数に関わらず一定になるように前記第
２のドットクロックの分周比を算出する手段とを具備す
る周波数変換回路。 - 【請求項２】 前記映像信号を前記第１のドットクロッ
クにてＡ／Ｄ変換を行うＡ／Ｄコンバータと、 前記第１のドットクロックより、前記ラインメモリへの
映像信号の書き込みタイミングをコントロールするため
の、書き込みイネーブル信号を生成する手段と、 前記第１のドットクロックより、前記ラインメモリの書
き込みアドレスのリセットを行うための書き込みリセッ
ト信号を生成する手段と、 前記Ａ／Ｄコンバータによりデジタル化された前記映像
信号をラインメモリに前記書き込みイネーブル信号、前
記書き込みリセット信号及び、第１のドットクロックに
て書き込みを行う手段とを具備する請求項１の周波数変
換回路。 - 【請求項３】 前記第２のドットクロックより、前記ラ
インメモリへの映像信号の読み出しタイミングをコント
ロールするための、読み出しイネーブル信号を生成する
手段と、 前記第２のドットクロックより、前記ラインメモリの読
み出しアドレスのリセットを行うための読み出しイネー
ブル信号生成する手段と、 前記第２のドットクロックより、水平同期信号を生成す
る手段とを具備する請求項２の周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342519A JP3024534B2 (ja) | 1995-12-28 | 1995-12-28 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7342519A JP3024534B2 (ja) | 1995-12-28 | 1995-12-28 | 周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186976A true JPH09186976A (ja) | 1997-07-15 |
| JP3024534B2 JP3024534B2 (ja) | 2000-03-21 |
Family
ID=18354380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342519A Expired - Lifetime JP3024534B2 (ja) | 1995-12-28 | 1995-12-28 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024534B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898539B2 (en) * | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
| CN113612908A (zh) * | 2021-07-30 | 2021-11-05 | 湖北三江航天万峰科技发展有限公司 | 一种基于fpga的图像采集及显示装置 |
-
1995
- 1995-12-28 JP JP7342519A patent/JP3024534B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898539B2 (en) * | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
| CN113612908A (zh) * | 2021-07-30 | 2021-11-05 | 湖北三江航天万峰科技发展有限公司 | 一种基于fpga的图像采集及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3024534B2 (ja) | 2000-03-21 |
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