JPH10143133A - Ｏｓｄ装置 - Google Patents
Ｏｓｄ装置Info
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- JPH10143133A JPH10143133A JP8304726A JP30472696A JPH10143133A JP H10143133 A JPH10143133 A JP H10143133A JP 8304726 A JP8304726 A JP 8304726A JP 30472696 A JP30472696 A JP 30472696A JP H10143133 A JPH10143133 A JP H10143133A
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- signal
- clock
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- osd
- synchronizing signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Abstract
(57)【要約】
【課題】入力水平同期信号の周波数が変化するマルチシ
ンク対応モニタ等でＯＳＤ表示する場合に、表示ＯＳＤ
データのサイズが一定のＯＳＤ表示を行う。 【解決手段】水平同期信号Ｈのレベル遷移点に位相同期
して発振制御されクロックＣＫを生成するＰＬＬ回路１
を備える。
ンク対応モニタ等でＯＳＤ表示する場合に、表示ＯＳＤ
データのサイズが一定のＯＳＤ表示を行う。 【解決手段】水平同期信号Ｈのレベル遷移点に位相同期
して発振制御されクロックＣＫを生成するＰＬＬ回路１
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はＯＳＤ装置に関し、
特に入力水平同期信号の周波数が変化するマルチシンク
対応モニタ等の表示画面に時刻やチャネル番号等を表示
するオンスクリーン表示（ＯＳＤ）を生成制御するＯＳ
Ｄ装置に関する。
特に入力水平同期信号の周波数が変化するマルチシンク
対応モニタ等の表示画面に時刻やチャネル番号等を表示
するオンスクリーン表示（ＯＳＤ）を生成制御するＯＳ
Ｄ装置に関する。
【０００２】
【従来の技術】一般に、パーソナルコンピュータやテレ
ビジョン等では、時刻やコントロールパネルや受信中の
チャネル番号や音量の大小等の視覚表示機能を果す情報
表示手段としてＯＳＤ表示装置が広く利用されている。
ビジョン等では、時刻やコントロールパネルや受信中の
チャネル番号や音量の大小等の視覚表示機能を果す情報
表示手段としてＯＳＤ表示装置が広く利用されている。
【０００３】最近のマルチメディア時代を反映して、本
体の表示装置としては各種の多様な表示要求に対応する
よう水平同期信号周波数を可変とするマルチシンク型の
モニタが広く用いられるようになってきている。
体の表示装置としては各種の多様な表示要求に対応する
よう水平同期信号周波数を可変とするマルチシンク型の
モニタが広く用いられるようになってきている。
【０００４】この種のマルチシンク型のモニタで用いる
従来の一般的なＯＳＤ装置をブロックで示す図６を参照
すると、この従来のＯＳＤ装置は、ＬＣ発振回路から成
り入力の複合映像信号から分離した水平同期信号の立上
りエッジに同期して発振し文字表示用のクロックＣＫを
出力する発振回路８と、クロックＣＫと水平同期信号Ｈ
と垂直同期信号Ｖとマイクロコンピュータ（図示省略）
からの制御信号ＣＭで制御され出力データＯＤを出力す
る文字合成回路３とを備える。
従来の一般的なＯＳＤ装置をブロックで示す図６を参照
すると、この従来のＯＳＤ装置は、ＬＣ発振回路から成
り入力の複合映像信号から分離した水平同期信号の立上
りエッジに同期して発振し文字表示用のクロックＣＫを
出力する発振回路８と、クロックＣＫと水平同期信号Ｈ
と垂直同期信号Ｖとマイクロコンピュータ（図示省略）
からの制御信号ＣＭで制御され出力データＯＤを出力す
る文字合成回路３とを備える。
【０００５】発振回路８は、ＮＡＮＤ回路８１４と、同
調用のコイルＬ３１と、コンデンサＣ３１，Ｃ３２とを
備える。
調用のコイルＬ３１と、コンデンサＣ３１，Ｃ３２とを
備える。
【０００６】次に、図６及び動作波形をタイムチャート
で示す図７を参照して、従来のＯＳＤ装置の動作につい
て説明すると、まず、発振回路８は、水平同期信号Ｈの
立上り変化点（エッジ）に同期して発振を開始し、その
周波数はコイルＬ３１及びコンデンサＣ３１の定数によ
り決定し、クロックＣＫを出力して文字合成回路３に供
給する。文字合成回路３は、垂直方向の表示制御を垂直
同期信号Ｖを基準に水平同期信号Ｈをカウントすること
により、また、水平方向の表示制御を水平同期信号Ｈを
基準にクロックＣＫをカウントすることによりそれぞれ
行い、出力信号ＯＤの垂直・水平各方向のタイミングを
設定する。
で示す図７を参照して、従来のＯＳＤ装置の動作につい
て説明すると、まず、発振回路８は、水平同期信号Ｈの
立上り変化点（エッジ）に同期して発振を開始し、その
周波数はコイルＬ３１及びコンデンサＣ３１の定数によ
り決定し、クロックＣＫを出力して文字合成回路３に供
給する。文字合成回路３は、垂直方向の表示制御を垂直
同期信号Ｖを基準に水平同期信号Ｈをカウントすること
により、また、水平方向の表示制御を水平同期信号Ｈを
基準にクロックＣＫをカウントすることによりそれぞれ
行い、出力信号ＯＤの垂直・水平各方向のタイミングを
設定する。
【０００７】モニタ画面にＯＳＤ装置が出力する文字等
のＯＳＤデータ（以下文字）を表示する場合の水平方向
の基準サイズは、水平同期信号Ｈの周期に対するクロッ
クＣＫの周期の割合で決定する。
のＯＳＤデータ（以下文字）を表示する場合の水平方向
の基準サイズは、水平同期信号Ｈの周期に対するクロッ
クＣＫの周期の割合で決定する。
【０００８】図７を再度参照すると、例えば、Ｔ１，Ｔ
２の２種類の水平同期信号Ｈ１，Ｈ２が入力されたと
し、それぞれ対応するクロックＣＫ１，ＣＫ２の各周期
をＴ５，Ｔ６とした場合、表示する文字の基準サイズは
Ｔ５／Ｔ１及びＴ６／Ｔ２となる。ここで水平同期信号
Ｈ１，Ｈ２の各周期Ｔ１，Ｔ２の関係がＴ１＝２ＸＴ２
である場合、発振回路８は図７（Ａ），（Ｂ）にそれぞ
れ示すように、いずれの場合も同期可能な同一周波数即
ち同一の周期（Ｔ５＝Ｔ６）のクロックＣＫ１，ＣＫ２
を発生するので、文字の基準サイズは水平同期信号Ｈ１
に対しＴ６／２ＸＴ２、水平同期信号Ｈ２に対しＴ６／
Ｔ２となり、２つの文字相互間には水平方向に２倍の大
きさの差が発生し一方が適正なサイズである場合他方は
非常に読み難い文字となる。
２の２種類の水平同期信号Ｈ１，Ｈ２が入力されたと
し、それぞれ対応するクロックＣＫ１，ＣＫ２の各周期
をＴ５，Ｔ６とした場合、表示する文字の基準サイズは
Ｔ５／Ｔ１及びＴ６／Ｔ２となる。ここで水平同期信号
Ｈ１，Ｈ２の各周期Ｔ１，Ｔ２の関係がＴ１＝２ＸＴ２
である場合、発振回路８は図７（Ａ），（Ｂ）にそれぞ
れ示すように、いずれの場合も同期可能な同一周波数即
ち同一の周期（Ｔ５＝Ｔ６）のクロックＣＫ１，ＣＫ２
を発生するので、文字の基準サイズは水平同期信号Ｈ１
に対しＴ６／２ＸＴ２、水平同期信号Ｈ２に対しＴ６／
Ｔ２となり、２つの文字相互間には水平方向に２倍の大
きさの差が発生し一方が適正なサイズである場合他方は
非常に読み難い文字となる。
【０００９】
【発明が解決しようとする課題】上述した従来のＯＳＤ
装置は、入力水平同期信号の周波数が変化するマルチシ
ンク対応モニタ等で使用したとき、ＯＳＤ装置の出力す
る文字等のＯＳＤデータの水平方向の基準サイズが水平
同期信号の周期に対するクロックＣＫの周期の割合で決
定するため、同期可能なＮ（整数）倍の周期関係の２つ
の水平同期信号の各々の供給に応答して同一周期の表示
用クロックを発生するので相互間にＮ倍の水平方向の大
きさの差が発生し一方が適正なサイズである場合他方は
非常に読み難い文字となるという欠点があった。
装置は、入力水平同期信号の周波数が変化するマルチシ
ンク対応モニタ等で使用したとき、ＯＳＤ装置の出力す
る文字等のＯＳＤデータの水平方向の基準サイズが水平
同期信号の周期に対するクロックＣＫの周期の割合で決
定するため、同期可能なＮ（整数）倍の周期関係の２つ
の水平同期信号の各々の供給に応答して同一周期の表示
用クロックを発生するので相互間にＮ倍の水平方向の大
きさの差が発生し一方が適正なサイズである場合他方は
非常に読み難い文字となるという欠点があった。
【００１０】本発明の目的は、入力水平同期信号の周波
数が変化するマルチシンク対応モニタ等でＯＳＤ表示す
る場合に、表示ＯＳＤデータのサイズが一定のＯＳＤ表
示を行うＯＳＤ装置を提供することにある。
数が変化するマルチシンク対応モニタ等でＯＳＤ表示す
る場合に、表示ＯＳＤデータのサイズが一定のＯＳＤ表
示を行うＯＳＤ装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明のＯＳＤ装置は、
複合映像信号の水平同期信号に同期して前記複合映像信
号の表示画面上に付加して表示され文字を含む補助表示
であるオンスクリーンディスプレイ（ＯＳＤ）表示用の
クロック信号を生成するクロック生成回路と、前記クロ
ック信号対応のＯＳＤクロック信号と前記水平同期信号
と前記複合映像信号から分離した垂直同期信号と第１の
制御信号との各々の制御に応答してＯＳＤ表示データを
生成するＯＳＤ合成回路とを備えるＯＳＤ装置におい
て、前記クロック生成回路が、前記水平同期信号のレベ
ル遷移点に位相同期して発振制御され前記クロック信号
を生成するＰＬＬ回路を備えて構成されている。
複合映像信号の水平同期信号に同期して前記複合映像信
号の表示画面上に付加して表示され文字を含む補助表示
であるオンスクリーンディスプレイ（ＯＳＤ）表示用の
クロック信号を生成するクロック生成回路と、前記クロ
ック信号対応のＯＳＤクロック信号と前記水平同期信号
と前記複合映像信号から分離した垂直同期信号と第１の
制御信号との各々の制御に応答してＯＳＤ表示データを
生成するＯＳＤ合成回路とを備えるＯＳＤ装置におい
て、前記クロック生成回路が、前記水平同期信号のレベ
ル遷移点に位相同期して発振制御され前記クロック信号
を生成するＰＬＬ回路を備えて構成されている。
【００１２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のＯＳＤ装置は、従来と共通の文字合
成回路３に加えて、マイクロコンピュータ（図示省略）
からの制御信号ＣＭで周波数制御され入力水平同期信号
Ｈの立上りエッジに位相同期して発振制御され表示用の
クロックＣＫを出力するＰＬＬ回路１を備える。
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のＯＳＤ装置は、従来と共通の文字合
成回路３に加えて、マイクロコンピュータ（図示省略）
からの制御信号ＣＭで周波数制御され入力水平同期信号
Ｈの立上りエッジに位相同期して発振制御され表示用の
クロックＣＫを出力するＰＬＬ回路１を備える。
【００１３】ＰＬＬ回路１は、水平同期信号Ｈと分周信
号ＤＫとの位相比較をし位相差信号Ｐを生成する位相比
較回路１１と、位相差信号Ｐを平滑して発振制御信号Ｆ
を出力するフィルタ１２と、発振制御信号Ｆの電圧によ
り周波数が制御されクロックＣＫを出力する電圧制御発
振器１４と、制御信号ＣＭにより設定した分周比でクロ
ックＣＫを分周し分周信号ＤＫを生成するプログラマブ
ルカウンタ１３とを備える。
号ＤＫとの位相比較をし位相差信号Ｐを生成する位相比
較回路１１と、位相差信号Ｐを平滑して発振制御信号Ｆ
を出力するフィルタ１２と、発振制御信号Ｆの電圧によ
り周波数が制御されクロックＣＫを出力する電圧制御発
振器１４と、制御信号ＣＭにより設定した分周比でクロ
ックＣＫを分周し分周信号ＤＫを生成するプログラマブ
ルカウンタ１３とを備える。
【００１４】次に、図１を参照して本実施の形態の動作
について説明すると、ＰＬＬ回路１は、水平同期信号Ｈ
の供給に応答してこの信号Ｈに位相ロックしたクロック
ＣＫを出力し、文字合成回路３に供給する。文字合成回
路３は、クロックＣＫと水平同期信号Ｈと垂直同期信号
Ｖ及び制御信号ＣＭとの供給を受け、従来と同様に、垂
直方向の表示制御を垂直同期信号Ｖを基準に水平同期信
号Ｈをカウントすることにより、また、水平方向の表示
制御を水平同期信号Ｈを基準にクロックＣＫをカウント
することによりそれぞれ行い、出力信号ＯＤの垂直・水
平各方向のタイミングを設定する。
について説明すると、ＰＬＬ回路１は、水平同期信号Ｈ
の供給に応答してこの信号Ｈに位相ロックしたクロック
ＣＫを出力し、文字合成回路３に供給する。文字合成回
路３は、クロックＣＫと水平同期信号Ｈと垂直同期信号
Ｖ及び制御信号ＣＭとの供給を受け、従来と同様に、垂
直方向の表示制御を垂直同期信号Ｖを基準に水平同期信
号Ｈをカウントすることにより、また、水平方向の表示
制御を水平同期信号Ｈを基準にクロックＣＫをカウント
することによりそれぞれ行い、出力信号ＯＤの垂直・水
平各方向のタイミングを設定する。
【００１５】ＰＬＬ１の各部動作波形をタイムチャート
で示す図２を参照してＰＬＬ回路の動作について説明す
ると、まず図２（Ａ）に示すように、第１の入力水平同
期信号Ｈ１の周期をＴ１とした場合、ＰＬＬ回路１から
出力されるクロックＣＫの周期Ｔ３は、制御信号ＭＣに
より設定されたプログラマブルカウンタ１３の分周比で
決定される。プログラマブルカウンタ１３の分周比をｎ
とすると、周期Ｔ３はＴ１／ｎの数式で表される時間と
なる。
で示す図２を参照してＰＬＬ回路の動作について説明す
ると、まず図２（Ａ）に示すように、第１の入力水平同
期信号Ｈ１の周期をＴ１とした場合、ＰＬＬ回路１から
出力されるクロックＣＫの周期Ｔ３は、制御信号ＭＣに
より設定されたプログラマブルカウンタ１３の分周比で
決定される。プログラマブルカウンタ１３の分周比をｎ
とすると、周期Ｔ３はＴ１／ｎの数式で表される時間と
なる。
【００１６】次に、水平同期信号Ｈ１の周期が変化した
第２の水平同期信号Ｈ２の供給をうける場合を考える。
図２（Ｂ）に示すように、水平同期信号Ｈ２の周期をＴ
２、その時のクロックＣＫ２の周期をＴ４とすると周期
Ｔ４はＴ２／ｎとなる。すなわち、分周比ｎが一定の場
合は、水平同期信号Ｈの周期に追従してクロックＣＫの
周期が変動し、水平同期信号Ｈの周期に対するクロック
ＣＫの周期の割合が一定となる。つまり、ＯＳＤ装置か
ら表示する文字の大きさの基準は水平同期信号Ｈの周期
に対するクロックＣＫの周期の割合であることから、表
示する文字の大きさは、水平同期信号Ｈの周期が変動し
ても変化せず、常に読みやすい形で表示できる。
第２の水平同期信号Ｈ２の供給をうける場合を考える。
図２（Ｂ）に示すように、水平同期信号Ｈ２の周期をＴ
２、その時のクロックＣＫ２の周期をＴ４とすると周期
Ｔ４はＴ２／ｎとなる。すなわち、分周比ｎが一定の場
合は、水平同期信号Ｈの周期に追従してクロックＣＫの
周期が変動し、水平同期信号Ｈの周期に対するクロック
ＣＫの周期の割合が一定となる。つまり、ＯＳＤ装置か
ら表示する文字の大きさの基準は水平同期信号Ｈの周期
に対するクロックＣＫの周期の割合であることから、表
示する文字の大きさは、水平同期信号Ｈの周期が変動し
ても変化せず、常に読みやすい形で表示できる。
【００１７】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＰＬ
Ｌ１の出力するクロックＣＫを所定時間遅延させ水平同
期信号Ｈの立上りエッジとの位相関係を最適に補正した
クロックＣＡを生成する位相調整回路２を備えることで
ある。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＰＬ
Ｌ１の出力するクロックＣＫを所定時間遅延させ水平同
期信号Ｈの立上りエッジとの位相関係を最適に補正した
クロックＣＡを生成する位相調整回路２を備えることで
ある。
【００１８】図３及び水平同期信号Ｈの立上りエッジ近
傍を拡大してタイムチャートで示す図４を参照して本実
施の形態の動作について説明すると、上述したように、
ＰＬＬ回路１は、水平同期信号Ｈのレベル立上りエッジ
ａ（以下エッジａ）と、分周信号ＤＫの変化点すなわち
立下りエッジｄ（以下エッジｄ）の位相を合わせようと
動作する。分周信号ＤＫはクロックＣＫをプログラマブ
ルカウンタ１３で分周して生成しているため、クロック
ＣＫのカウント基準となる変化点すなわち立下りエッジ
ｂ（以下エッジｂ）と分周信号ＤＫのエッジｄとの間に
はグラマブルカウンタ１３の遅延時間ｔ１０が必ず存在
する。この遅延時間ｔ１０がクロックＣＫの周期と一致
する場合があり、水平同期信号Ｈのエッジａとクロック
ＣＫのカウントの基準となる次のエッジｃ（適正エッジ
ｃ）とが一致した状態が発生する。
傍を拡大してタイムチャートで示す図４を参照して本実
施の形態の動作について説明すると、上述したように、
ＰＬＬ回路１は、水平同期信号Ｈのレベル立上りエッジ
ａ（以下エッジａ）と、分周信号ＤＫの変化点すなわち
立下りエッジｄ（以下エッジｄ）の位相を合わせようと
動作する。分周信号ＤＫはクロックＣＫをプログラマブ
ルカウンタ１３で分周して生成しているため、クロック
ＣＫのカウント基準となる変化点すなわち立下りエッジ
ｂ（以下エッジｂ）と分周信号ＤＫのエッジｄとの間に
はグラマブルカウンタ１３の遅延時間ｔ１０が必ず存在
する。この遅延時間ｔ１０がクロックＣＫの周期と一致
する場合があり、水平同期信号Ｈのエッジａとクロック
ＣＫのカウントの基準となる次のエッジｃ（適正エッジ
ｃ）とが一致した状態が発生する。
【００１９】この状態でクロックＣＫをそのまま文字合
成回路３で使用すると、文字合成回路３は水平同期信号
Ｈのエッジａの時刻からクロックＣＫのエッジをカウン
トし始める。このため、クロックＣＫの適正エッジｃを
カウントする場合としない場合とが混在し、表示文字の
水平の基準点がその都度ずれ、揺れが発生する。
成回路３で使用すると、文字合成回路３は水平同期信号
Ｈのエッジａの時刻からクロックＣＫのエッジをカウン
トし始める。このため、クロックＣＫの適正エッジｃを
カウントする場合としない場合とが混在し、表示文字の
水平の基準点がその都度ずれ、揺れが発生する。
【００２０】本実施の形態では、上記不具合を回避する
ため、位相調整回路２は、入力したクロックＣＫに遅延
時間ｔ１１を加算し水平同期信号のエッジａと重ならな
いようなエッジｅを有する位相補正したクロックＣＡを
生成して文字合成回路３に供給する。
ため、位相調整回路２は、入力したクロックＣＫに遅延
時間ｔ１１を加算し水平同期信号のエッジａと重ならな
いようなエッジｅを有する位相補正したクロックＣＡを
生成して文字合成回路３に供給する。
【００２１】本実施の形態の位相調整回路２の構成を回
路図で示す図５（Ａ）を参照すると、マイクロコンピュ
ータ（図示省略）からの制御信号ＣＮで入力クロックＣ
Ｋの遅延時間を制御する遅延回路２１を備える。
路図で示す図５（Ａ）を参照すると、マイクロコンピュ
ータ（図示省略）からの制御信号ＣＮで入力クロックＣ
Ｋの遅延時間を制御する遅延回路２１を備える。
【００２２】遅延回路２１は、制御信号ＣＮの設定によ
り水平同期信号ＨのエッジａとクロックＣＡのエッジｅ
とのタイミング関係をシフトでき、文字合成回路３での
水平同期信号ＨのエッジａとクロックＣＡのエッジｅと
の一致状態を無くし、文字の揺れ要因を除去する。
り水平同期信号ＨのエッジａとクロックＣＡのエッジｅ
とのタイミング関係をシフトでき、文字合成回路３での
水平同期信号ＨのエッジａとクロックＣＡのエッジｅと
の一致状態を無くし、文字の揺れ要因を除去する。
【００２３】次に、遅延回路２１の一例を回路図で示す
図５（Ｂ）を参照すると、この遅延回路２１は、クロッ
クＣＫの極性を反転して反転クロックＣＫＢを生成する
インバータ２２と、制御信号ＣＮの制御に応答してクロ
ックＣＫ，ＣＫＢのいずれか一方を選択してクロックＣ
Ａを出力するスイッチ２３とを備える。
図５（Ｂ）を参照すると、この遅延回路２１は、クロッ
クＣＫの極性を反転して反転クロックＣＫＢを生成する
インバータ２２と、制御信号ＣＮの制御に応答してクロ
ックＣＫ，ＣＫＢのいずれか一方を選択してクロックＣ
Ａを出力するスイッチ２３とを備える。
【００２４】遅延回路２１の効果は、水平同期信号Ｈの
エッジａと、クロックＣＡのエッジｅのタイミングが一
致しないようにするためのものであり、遅延量としては
少なくとも２種類あれば満足することになる。したがっ
て、遅延回路２１は、上述のように遅延無しのクロック
ＣＫと位相を１８０°シフトすなわち反転クロックＣＫ
のいずれか一方を選択使用できれば良い。
エッジａと、クロックＣＡのエッジｅのタイミングが一
致しないようにするためのものであり、遅延量としては
少なくとも２種類あれば満足することになる。したがっ
て、遅延回路２１は、上述のように遅延無しのクロック
ＣＫと位相を１８０°シフトすなわち反転クロックＣＫ
のいずれか一方を選択使用できれば良い。
【００２５】通常使用時にはクロックＣＫ，ＣＫＢのど
ちらでも使用可能であるが、ＰＬＬ回路１のプログラマ
ブルカウンタ１３の遅延時間により、水平同期信号Ｈの
エッジａとクロックＣＡのエッジｅが一致するときのみ
その状態とは反対極性のクロックに切換えることで、上
記一致状態を回避することが可能である。
ちらでも使用可能であるが、ＰＬＬ回路１のプログラマ
ブルカウンタ１３の遅延時間により、水平同期信号Ｈの
エッジａとクロックＣＡのエッジｅが一致するときのみ
その状態とは反対極性のクロックに切換えることで、上
記一致状態を回避することが可能である。
【００２６】
【発明の効果】以上説明したように、本発明のＯＳＤ装
置は、クロック生成回路が、水平同期信号のレベル遷移
点に位相同期して発振制御されクロック信号を生成する
ＰＬＬ回路を備えているので、クロックの周期が入力水
平同期信号周期に追従することによりこの周期変化に影
響されることなく、常に同一サイズで文字を表示するこ
とができるという効果がある。
置は、クロック生成回路が、水平同期信号のレベル遷移
点に位相同期して発振制御されクロック信号を生成する
ＰＬＬ回路を備えているので、クロックの周期が入力水
平同期信号周期に追従することによりこの周期変化に影
響されることなく、常に同一サイズで文字を表示するこ
とができるという効果がある。
【図１】本発明のＯＳＤ装置の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本実施の形態のＯＳＤ装置における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明のＯＳＤ装置の第２の実施の形態を示す
ブロック図である。
ブロック図である。
【図４】本実施の形態のＯＳＤ装置における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図５】図３の位相調整回路の構成の一例とこの位相調
整回路に用いる遅延回路の構成の一例をそれぞれ示す回
路図である。
整回路に用いる遅延回路の構成の一例をそれぞれ示す回
路図である。
【図６】従来のＯＳＤ装置の一例を示すブロック図であ
る。
る。
【図７】従来のＯＳＤ装置における動作の一例を示すタ
イムチャートである。
イムチャートである。
１ ＰＬＬ回路 ２ 位相調整回路 ３ 文字合成回路 ８ 発振回路 １１ 位相比較回路 １２ フィルタ １３ プログラマブルカウンタ １４ 電圧制御発振器 ２１ 遅延回路 ２２ インバータ ２３ スイッチ
Claims (5)
- 【請求項１】 複合映像信号の水平同期信号に同期して
前記複合映像信号の表示画面上に付加して表示され文字
を含む補助表示であるオンスクリーンディスプレイ（Ｏ
ＳＤ）表示用のクロック信号を生成するクロック生成回
路と、前記クロック信号対応のＯＳＤクロック信号と前
記水平同期信号と前記複合映像信号から分離した垂直同
期信号と第１の制御信号との各々の制御に応答してＯＳ
Ｄ表示データを生成するＯＳＤ合成回路とを備えるＯＳ
Ｄ装置において、 前記クロック生成回路が、前記水平同期信号のレベル遷
移点に位相同期して発振制御され前記クロック信号を生
成するＰＬＬ回路を備えることを特徴とするＯＳＤ装
置。 - 【請求項２】 前記ＰＬＬ回路が、前記水平同期信号の
レベル遷移点と分周信号のレベル遷移点との位相比較を
し位相差信号を生成する位相比較回路と、前記位相差信
号を平滑して発振制御信号を出力するフィルタと、前記
発振制御信号の電圧により周波数が制御され前記クロッ
ク信号を出力する電圧制御発振器と、第２の制御信号に
より設定した分周比で前記クロック信号を分周し前記分
周信号を生成するプログラマブルカウンタとを備えるこ
とを特徴とする請求項１記載のＯＳＤ装置。 - 【請求項３】 前記クロック信号を所定時間遅延させ前
記水平同期信号のレベル遷移点との位相関係を最適に補
正した前記ＯＳＤクロックを生成する位相調整回路を備
えることを特徴とする請求項１記載のＯＳＤ装置。 - 【請求項４】 前記位相調整回路が、第３の制御信号の
供給に応答して前記クロック信号の入力から前記ＯＳＤ
クロック信号出力までの遅延時間を設定する遅延回路を
備えることを特徴とする請求項３記載のＯＳＤ装置。 - 【請求項５】 前記遅延回路が、前記クロック信号を反
転して反転クロック信号を生成するインバータ回路と、 第３の制御信号の供給に応答して、前記クロック信号と
前記反転クロック信号とのいずれか一方を選択して前記
ＯＳＤクロック信号として出力するスイッチ回路とを備
えることを特徴とする請求項４記載のＯＳＤ装置。
Priority Applications (2)
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|---|---|---|---|
| JP8304726A JP2954043B2 (ja) | 1996-11-15 | 1996-11-15 | Ｏｓｄ装置 |
| US08/971,962 US6133900A (en) | 1996-11-15 | 1997-11-17 | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304726A JP2954043B2 (ja) | 1996-11-15 | 1996-11-15 | Ｏｓｄ装置 |
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| JP2954043B2 JP2954043B2 (ja) | 1999-09-27 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8304726A Expired - Lifetime JP2954043B2 (ja) | 1996-11-15 | 1996-11-15 | Ｏｓｄ装置 |
Country Status (2)
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| US (1) | US6133900A (ja) |
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-
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-
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