JP2003347933A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部から入力された外部クロックと内部クロ
ックとの位相合わせ、及び外部から入力されたフレーム
信号と内部クロックとの位相合わせを、許容できる性能
の劣化の範囲内で、回路規模を縮小化して実現するクロ
ック生成回路を提供する。 【解決手段】 信号処理装置が、外部クロックと内部ク
ロックとの位相合わせと、フレーム信号と内部クロック
との位相合わせとを同時に行うことがないことを利用し
て、位相比較器のみ、或いは位相比較器及びＬＰＦを共
有化し、許容できる性能の劣化の範囲内で回路規模を縮
小化したクロック生成回路を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理装置外部
で使用されているクロックと、信号処理装置内部で使用
する内部クロックとの位相合わせを行なうクロック生成
回路に関する。

【０００２】

【従来の技術】近年、ディジタル機器同士の間では、デ
ィジタルデータをそのまま送受信をすることができるよ
うになってきている。例えば、カメラで取得したデータ
や、テープやディスクを再生することにより取得したデ
ータを、他のディジタル機器と接続して、ＩＥＥＥ１３
９４などの規格に従ってディジタルデータのまま送信し
たり、逆に外部ＩＦ規格に従ってディジタルデータを受
信したりしている。また、外部ＩＦ規格の中にはディジ
タルデータの中に映像信号の区切りであるフレームを示
すディジタルデータを挿入してデータ伝送を行っている
ものもある。

【０００３】このようなディジタル機器同士間のデータ
の送受信では、カメラで使用するクロック、テープやデ
ィスクからディジタルデータを取得する時に使用するク
ロック、或いは外部ＩＦ規格に従ってディジタルデータ
を送受信する時に使用するクロックと、ディジタルデー
タの入力を受けて信号処理装置内でディジタルデータの
圧縮や伸張などの信号処理を行なうときのクロックとが
必ずしも同じでないため、信号処理装置内での信号処理
を正常に行なうためには、これらのクロックの同期合わ
せを行なう必要がある。そして、このようなクロック間
の同期が取れていない場合には、時間と共に位相差が増
加していき、信号処理が破綻することになる。

【０００４】例えば、カメラから入力したデータに対し
て、信号処理装置内にてデータ圧縮等の信号処理を行な
い、当該データを外部機器のディジタル機器に出力する
信号処理装置においては、カメラのクロックの位相と当
該信号処理装置内部で使用するクロックの位相とを同期
させる必要があり、また、逆に外部機器であるディジタ
ル機器から入力されたデータを、信号処理装置内部で処
理してディスクやテープに記録したり、映像信号をＴＶ
に映出したりする時には、外部から入力するデータと同
期したクロックやフレーム周期の信号の位相に、信号処
理装置内部で信号処理を行なうために使用するクロック
の位相を同期させる必要がある。

【０００５】以下、上述のようなクロックの同期合わせ
を行なう、従来のクロック生成回路について、図３を用
いて説明する。図３は、従来のクロック生成回路の構成
を示すブロック図である。

【０００６】図３において、従来のクロック生成回路
は、信号処理装置外部から外部クロックが供給される第
１の入力端子１と、信号処理装置外部からフレーム信号
が供給される第２の入力端子２と、第１の入力端子１に
供給された外部クロックをｍ分周する第１の分周回路３
１と、ＶＣＯ３９で発振した内部クロックをｎ分周する
第２の分周回路３２と、第１の分周回路３１でｍ分周さ
れた外部クロックの位相と第２の分周回路３２でｎ分周
された内部クロックの位相を比較する第１の位相比較回
路３３と、ＶＣＯ３９で発振した内部クロックをフレー
ム周期まで分周する第３の分周回路３４と、第２の入力
端子２から供給されたフレーム信号の位相と、第３の分
周回路３４で内部クロックを分周したフレーム信号の位
相とを比較する第２の位相比較回路３５と、第１の位相
比較回路３３から出力されるクロック単位の誤差信号を
平滑化する第１のＬＰＦ３６と、第２の位相比較回路３
５から出力されるフレーム単位の誤差信号を平滑化する
第２のＬＰＦ３７と、第１のＬＰＦ３６からの出力信号
と第２のＬＰＦ３７からの出力信号を切替えて出力する
切替え回路３８と、切替え回路３８からの出力信号に従
って発振周波数を可変するＶＣＯ３９と、を備えてい
る。なお、第１及び第２の分周回路３１，３２における
分周率ｍ，ｎは、各分周回路３１，３２から出力される
クロックの周波数が同じになるように値が決定されるも
のである。

【０００７】以下、前記構成を有する従来のクロック生
成回路の動作を説明する。例えば、前記従来のクロック
生成回路を含む信号処理装置が、ディジタルビデオカメ
ラやディスク録再機などのディジタル録再機器であると
する。この場合、前記信号処理装置は、一般に、ＲＥＣ
６５６規格に従ってデータが入力されて、ＤＶ規格に従
って信号処理が行われた後、ＩＥＥＥ１３９４規格に従
って外部にデータが出力されるか、逆に、ＩＥＥＥ１３
９４規格に従ってデータが入力されて、ＤＶ規格に従っ
て信号処理が行われた後、ＲＥＣ６５６規格に従ってデ
ータが出力、あるいはＤＡ変換器を通してアナログの信
号として出力される。

【０００８】このような前記信号処理装置に、ＲＥＣ６
５６規格に従って外部からデータが入力され、ＤＶ規格
に従って信号処理が行われるとき、ＲＥＣ６５６規格で
は２７ＭＨｚのクロック（以下、外部クロックと称す
る。）がデータと共に入力され、ＤＶ規格の信号処理が
行なわれる。ここで、ＤＶ規格の信号処理に１８ＭＨｚ
のクロック（以下、内部クロックと称する。）が使用さ
れているとすると、前記クロック生成回路において、入
力される２７ＭＨｚの外部クロックに、信号処理で使用
する１８ＭＨｚの内部クロックの同期を合わせる必要が
あり、また、逆に、前記信号処理装置に、ＩＥＥＥ１３
９４規格に従って外部からデータが入力され、ＤＶ規格
に従って信号処理が行われるときは、ＩＥＥＥ１３９４
規格の信号処理では３０Ｈｚのフレーム周期を示す信号
（以下、フレーム信号と称する。）のみが入力されるの
で、クロック生成回路において、この入力される３０Ｈ
ｚのフレーム信号に、信号処理で使用する１８ＭＨｚの
内部クロックの同期を合わせる必要がある。

【０００９】まず、外部からＲＥＣ６５６規格に従って
データが入力され、前記信号処理装置内においてＤＶ規
格に従って信号処理が行われる場合の、クロック生成回
路の動作について説明する。この場合、クロック生成回
路の第１の入力端子１には、２７ＭＨｚの外部クロック
が入力され、ＶＣＯ３９で、１８ＭＨｚの内部クロック
が発振される。また、ここでは、第１の分周回路３１に
おいて、前記外部クロックが６分周され、第２の分周回
路３５において、前記内部クロックが４分周されるもの
とする。

【００１０】まず、外部から第１の入力端子１に２７Ｍ
Ｈｚの外部クロックが供給されると、第１の入力端子１
に供給された２７ＭＨｚの外部クロックは、第１の分周
回路３１で６分周されて、４．５ＭＨｚのクロックが第
１の位相比較回路３３に出力され、また、ＶＣＯ３９か
ら発振される１８ＭＨｚの内部クロックは、第２の分周
回路３２で４分周され、４．５ＭＨｚのクロックが第１
の位相比較回路３３に出力される。

【００１１】そして、第１の位相比較回路３３では、外
部クロックを分周した４．５ＭＨｚのクロックの位相
と、内部クロックを分周した４．５ＭＨｚのクロックの
位相とを比較して、４．５ＭＨｚのクロック単位の誤差
信号を発生する。

【００１２】そして、４．５ＭＨｚのクロック単位の誤
差信号は、第１の位相比較回路３３から第１のＬＰＦ３
６に出力され、第１のＬＰＦ３６では、４．５ＭＨｚの
クロック単位の誤差信号から、４．５ＭＨｚの周波数成
分を除去して平滑化し、誤差電圧を切替え回路３８を介
してＶＣＯ３９に出力する。

【００１３】そして、ＶＣＯ３９は、前記切替え回路３
８から出力された前記誤差電圧に従って、ＶＣＯ３９か
ら発振されるクロックの周波数を変え、第１の分周回路
３１から出力される分周後の外部クロックと、第２の分
周回路３２から出力される分周後の内部クロックとが同
期するように動作する。

【００１４】次に、ＩＥＥＥ１３９４規格に従って外部
からデータが入力され、信号処理装置内で、ＤＶ規格の
信号処理が行われる場合の、前記クロック生成回路の動
作について説明する。この場合、クロック生成回路の外
部入力端子２に３０Ｈｚのフレーム信号が入力され、Ｖ
ＣＯ３９で、１８ＭＨｚの内部クロックが発振される。

【００１５】まず、外部から第２の入力端子２に３０Ｈ
ｚのフレーム信号が入力されると、当該フレーム信号
は、第２の位相比較回路３５に出力される。一方で、Ｖ
ＣＯ３９から発振される１８ＭＨｚの内部クロックは、
第３の分周回路３４で３０Ｈｚの周波数のフレーム信号
に分周され、第２の位相比較回路３５に出力される。

【００１６】そして、第２の位相比較回路３５は、第２
の入力端子２に入力されたフレーム信号の位相と、第３
の分周回路３４で内部クロックを分周したフレーム信号
の位相とを比較して３０Ｈｚのフレーム単位の誤差信号
を発生する。

【００１７】そして、該３０Ｈｚのフレーム単位の誤差
信号は、第２の位相比較回路３５から第２のＬＰＦ３７
に出力され、第２のＬＰＦ３７では、３０Ｈｚのフレー
ム単位の誤差信号から、３０Ｈｚの周波数成分を除去し
て平滑化し、誤差電圧を切替え回路３８を介してＶＣＯ
３９に出力する。

【００１８】そしてＶＣＯ３９では、前記切替え回路３
８から出力された誤差電圧に従って、発振する内部クロ
ックの周波数を変更し、第２の入力端子２に供給された
フレーム信号と、第３の分周回路３４から出力された内
部クロックが分周されたフレーム信号とが同期するよう
に動作する。

【００１９】

【発明が解決しようとする課題】しかしながら、前述し
た従来のクロック生成回路では、外部からクロック信号
が入力される場合は、該外部から入力された外部クロッ
クと内部クロックの位相合わせを行なう第１の位相比較
回路３３、及び該第１の位相比較回路３３から出力され
たクロック単位の誤差信号を平滑化する第１のＬＰＦ３
６が必要であり、また、外部からフレーム信号が入力さ
れる場合には、外部から入力されたフレーム信号と内部
クロックとの位相の位相合わせを行なう第２の位相比較
回路３５、及び該第２の位相比較回路３５から出力され
るフレーム単位の誤差信号を平滑化する第２のＬＰＦ３
７が必要となるため、当該クロック生成回路内に少なく
とも２種類、つまり、外部クロック用と、フレーム信号
用のクロック生成回路を持つ構成をとっている。このよ
うに、従来のクロック生成回路が、２種類のクロック生
成回路を持つ構成をとるのは、外部からフレーム信号が
入力され、前記クロック生成回路において、該フレーム
信号と内部クロックとの位相合わせを行なう場合は、位
相比較を行なう周期が１フレームに一回（上述の場合に
おいては、３０Ｈｚ毎）のみとなるので、フレーム信号
と内部クロックとの同期が取りにくく、応答も時間がか
かり、クロックの変動が大きくなりやすいが、外部から
外部クロック信号が入力され、該外部クロックと内部ク
ロックとの位相合わせを行なう場合は、外部クロックの
周波数と内部クロックの周波数の公約数になるような周
波数で位相比較を行えるので、短時間（上述の場合にお
いては、４．５ＭＨｚ）毎に周波数を変えて、クロック
の周波数を安定させることができるため、クロック生成
回路で生成される同期クロックの劣化をできるだけ防ぐ
ようにするためである。

【００２０】しかし、外部から入力された外部クロック
と内部クロックとの位相合わせを行なう場合と、外部か
ら入力されたフレーム信号と内部クロックとの位相合わ
せを行なう場合とで少なくとも２種類のクロック生成回
路が必要となる。従来のクロック生成回路の構成では、
その回路規模が大きくなってしまうという問題があっ
た。

【００２１】本発明は、前記問題に鑑みてなされたもの
であり、外部から入力された外部クロックと内部クロッ
クとの位相合わせ、及び外部から入力されたフレーム信
号と内部クロックとの位相合わせを、許容できる性能の
劣化の範囲内で、その回路規模を縮小化して実現するク
ロック生成回路を提供することを目的とする。

【００２２】

【課題を解決するための手段】前記課題を解決するため
に、請求項１に記載のクロック発生回路は、信号処理装
置外部から入力される外部信号と、該信号処理装置用の
電圧制御発振回路にて発振された内部クロックとを同期
させるクロック生成回路において、外部から入力される
外部クロックの入力を受ける第１の入力端子と、前記信
号処理装置に入力されるデータのフレーム周期を示すフ
レーム信号の入力を受ける第２の入力端子と、前記第１
の入力端子に入力された外部クロックを、前記データの
フレーム周期に分周する第１の分周回路と、前記第１の
分周回路で外部クロックを分周したフレーム信号と、前
記第２の入力端子に入力されたフレーム信号とを切替え
て出力する切替え回路と、前記電圧制御発振回路から出
力された内部クロックを、前記データのフレーム周期に
分周する第２の分周回路と、前記切替え回路から出力さ
れるフレーム信号の位相と、前記第２の分周回路で内部
クロックを分周したフレーム信号の位相とを比較する位
相比較回路と、前記位相比較回路から出力されるフレー
ム単位の誤差信号を平滑化し、誤差電圧を出力するＬＰ
Ｆと、前記ＬＰＦから出力される誤差電圧に基づいて、
内部クロックを生成する電圧制御発振回路と、を備える
ことを特徴とするものである。

【００２３】また、請求項２に記載のクロック生成回路
は、信号処理装置外部から入力される外部信号と、該信
号処理装置用の電圧制御発振回路にて発振された内部ク
ロックとを同期させるクロック生成回路において、外部
から入力される外部クロックの入力を受ける第１の入力
端子と、前記信号処理装置に入力されるデータのフレー
ム周期を示すフレーム信号の入力を受ける第２の入力端
子と、前記第１の入力端子に供給された外部クロックを
ｍ分周する第１の分周回路と、前記第１の分周回路で外
部クロックをｍ分周したクロックと、前記第２の入力端
子に入力されたフレーム信号とを切替えて出力する第１
の切り替え回路と、前記電圧制御発振回路で発振した内
部クロックをｎ分周する第２の分周回路と、前記電圧制
御発振回路で発振した内部クロックをフレーム周期に分
周する第３の分周回路と、前記第２の分周回路で内部ク
ロックを分周したクロックと、前記第３の分周回路で内
部クロックを分周したフレーム信号とを切替えて出力す
る第２の切り替え回路と、前記第１の切替え回路から出
力される信号の位相と、前記第２の切替え回路から出力
される信号の位相とを比較する位相比較回路と、前記位
相比較回路でクロック単位の位相比較が行なわれた場合
にはクロック単位の誤差信号を出力し、フレーム単位の
位相比較が行なわれた場合にはフレーム単位の誤差信号
を出力する前記第３の切替え回路と、前記第３の切替え
回路から出力されたクロック単位の誤差信号を平滑化
し、誤差電圧を出力する第１のＬＰＦと、前記第３の切
替え回路から出力されたフレーム単位の誤差信号を平滑
化し、誤差電圧を出力する第２のＬＰＦと、前記第１の
ＬＰＦから出力された誤差電圧と前記第２のＬＰＦから
出力された誤差電圧とを切替えて出力する第４の切替え
回路と、前記第４の切替え回路から出力された誤差電圧
に基づいて、内部クロックを生成する電圧制御発振回路
と、を備えることを特徴とするものである。

【００２４】

【発明の実施の形態】（実施の形態１）以下に、本発明
の実施の形態１によるクロック生成回路について、図１
を用いて説明する。図１は、本発明の実施の形態１によ
るクロック生成回路の構成の一例を示すブロック図であ
る。

【００２５】図１において、本発明の実施の形態１によ
るクロック生成回路は、外部からのクロックが供給され
る第１の入力端子１と、外部からフレーム信号が供給さ
れる第２の入力端子２と、第１の入力端子１に供給され
た外部クロックを３０Ｈｚのフレーム周期に分周する第
１の分周回路３と、第１の分周回路３で外部クロックを
分周したフレーム信号と第２の入力端子２に供給された
フレーム信号とを切替えて出力する切り替え回路４と、
ＶＣＯ８で発振した内部クロックをフレーム周期まで分
周する第２の分周回路５と、切替え回路４から出力され
るフレーム信号の位相と第２の分周回路５で内部クロッ
クを分周したフレーム信号の位相とを比較する位相比較
回路６と、位相比較回路６から出力されたフレーム単位
の誤差信号を平滑化するＬＰＦ７と、ＬＰＦ７からの出
力信号に従って発振周波数を可変するＶＣＯ８と、を備
えている。

【００２６】次に、本発明の実施の形態１によるクロッ
ク生成回路の動作について説明する。なお、本発明の実
施の形態１では、本クロック生成回路を含む信号処理装
置が、ディジタルビデオカメラやディスク録再機等のデ
ィジタル録再装置であるものとし、ＲＥＣ６５６規格に
従ってデータが入力され、ＤＶ規格に従って信号処理が
行われた後、ＩＥＥＥ１３９４規格に従って外部にデー
タが出力されるか、逆に、ＩＥＥＥ１３９４規格に従っ
て外部からデータが入力され、ＤＶ規格の信号処理が行
われた後、ＲＥＣ６５６規格に従ったデータとして出
力、あるいはＤＡ変換器を通してアナログの信号として
出力されるものとする。

【００２７】まず、外部からＲＥＣ６５６規格に従って
データが入力され、前記信号処理装置内においてＤＶ規
格に従って信号処理が行われる場合の、本実施の形態１
におけるクロック生成回路の動作について説明する。こ
の場合、クロック生成回路の第１の入力端子１には、２
７ＭＨｚの外部クロックが入力され、ＶＣＯ８で、１８
ＭＨｚの内部クロックが発振される。

【００２８】まず、外部から第１の入力端子１に２７Ｍ
Ｈｚの外部クロックが入力されると、第１の入力端子１
に供給された外部クロックは、第１の分周回路３におい
て３０Ｈｚの周波数のフレーム信号に分周され、切替え
回路４に入力される。そして、切替え回路４では、外部
から第１の入力端子１に外部クロックが入力されたこと
を受け、位相比較回路６に、第１の分周回路３から入力
された，外部クロックを分周したフレーム信号を出力す
る。

【００２９】一方、ＶＣＯ８から発振される１８ＭＨｚ
の内部クロックは、第２の分周回路５において３０Ｈｚ
の周波数のフレーム信号に分周され、位相比較回路６に
出力される。

【００３０】そして、位相比較回路６では、前記第１の
分周回路３から入力された，外部クロックを分周したフ
レーム信号の位相と、前記第２の分周回路５から入力さ
れた，内部クロックを分周したフレーム信号の位相とを
比較して、３０Ｈｚのフレーム単位の誤差信号を発生す
る。

【００３１】そして、前記位相比較回路６において発生
させた３０Ｈｚのフレーム単位の誤差信号はＬＰＦ７に
出力される。ＬＰＦ７では、該３０Ｈｚのフレーム単位
の誤差信号から、３０Ｈｚの周波数成分を除去して平滑
化し、誤差電圧をＶＣＯ８に出力する。そして、ＶＣＯ
８は、ＬＰＦ７から出力された誤差電圧に従って、発振
する内部クロックの周波数を変え、前記第１の分周回路
３から出力された，外部クロックを分周したフレーム信
号と、前記第２の分周回路５から出力された，内部クロ
ックを分周したフレーム信号とが同期するように動作す
る。

【００３２】次に、ＩＥＥＥ１３９４規格に従って外部
からデータが入力され、前記信号処理装置内においてＤ
Ｖ規格に従って信号処理が行われる場合の、本実施の形
態１におけるクロック生成回路の動作について説明す
る。この場合、クロック生成回路の外部入力端子２に３
０Ｈｚのフレーム信号が入力され、ＶＣＯ８で、１８Ｍ
Ｈｚの内部クロックが発振される。

【００３３】まず、外部から第２の入力端子２に３０Ｈ
ｚのフレーム信号が入力されると、第２の入力端子２に
入力されたフレーム信号は、切替え回路４に入力され
る。切替え回路４では、外部から第２の入力端子２にフ
レーム信号が入力されたことを受け、位相比較回路６に
第２の入力端子２に入力されたフレーム信号を出力す
る。一方、ＶＣＯ８から発振される１８ＭＨｚの内部ク
ロックは、第２の分周回路５において、３０Ｈｚの周波
数のフレーム信号に分周され、位相比較回路６に出力さ
れる。

【００３４】そして、位相比較回路６は、前記第２の入
力端子２に入力されたフレーム信号の位相と、前記第２
の分周回路５から出力される，内部クロックを分周した
フレーム信号の位相とを比較して、３０Ｈｚのフレーム
単位の誤差信号を発生する。

【００３５】そして、前記位相比較回路６から出力され
た３０Ｈｚのフレーム単位の誤差信号はＬＰＦ７に出力
される。ＬＰＦ７では、前記３０Ｈｚのフレーム単位の
誤差信号から、３０Ｈｚの周波数成分を除去して平滑化
し、誤差電圧をＶＣＯ８に出力する。そして、ＶＣＯ８
は、ＬＰＦ７から出力した誤差電圧に従って、発振する
内部クロックの周波数を変え、外部から入力されたフレ
ーム信号と、第２の分周回路５から出力された，内部ク
ロックを分周したフレーム信号とが同期するように動作
する。

【００３６】以上のように、本実施の形態１によるクロ
ック生成回路においては、信号処理装置が、外部クロッ
クと内部クロックとの位相合わせと、フレーム信号と内
部クロックとの位相合わせとを同時に行うことがないこ
とを利用し、第１の入力端子１から入力される外部クロ
ックを、第１の分周回路３においてフレーム単位の信号
に分周し、また、ＶＣＯ８から発振される内部クロック
を、第２の分周回路５でフレーム単位の信号に分周し、
外部クロックと内部クロックとの位相合わせ、あるいは
フレーム信号と内部クロックとの位相合わせのどちらの
位相合わせを行う場合であっても、位相比較回路６にお
いて１フレーム周期で位相比較を行って、フレーム単位
の誤差信号を発生させ、ＬＰＦ７において該フレーム単
位の誤差信号の、３０Ｈｚの周波数成分を除去して平滑
化するようにしたので、従来では少なくとも２種類必要
であった位相比較器とＬＰＦとを共有化して使用するこ
とができ、これにより、クロック生成回路を構成する回
路の削減を図ることができる。また、前記ＬＰＦがアナ
ログ素子で実現されている場合には、アナログ素子の削
減をも図ることができる。

【００３７】なお、本発明の実施の形態１によるクロッ
ク生成回路では、外部クロックが入力された場合であっ
ても、第１の分周回路３でクロック信号をフレーム単位
に分周して位相比較を行なうため、フレーム単位の周期
でしかクロックの位相比較を行なうことができず、クロ
ックの安定性という点では多少の性能の劣化が起こる。
そのため、クロックの安定性を高める為の工夫が必要で
あり、例えば、誤差信号の出力形式としてＰＷＭ出力を
行い、フレーム周期の間、クロックができるだけ安定す
るようにすることが必要である。

【００３８】（実施の形態２）次に、本発明の実施の形
態２によるクロック生成回路について、図２を用いて説
明する。図２は、本発明の実施の形態２によるクロック
生成回路の構成の一例を示すブロック図である。

【００３９】図２に示すように、本実施の形態２による
クロック生成回路は、外部からのクロックが供給される
第１の入力端子１と、外部からフレーム信号が供給され
る第２の入力端子２と、第１の入力端子１に供給された
外部クロックをｍ分周する第１の分周回路１１と、第１
の分周回路１１で外部クロックをｍ分周したクロック
と、第２の入力端子２に供給されたフレーム信号とを切
替えて出力する第１の切り替え回路１２と、ＶＣＯ８で
発振した内部クロックをｎ分周する第２の分周回路１３
と、ＶＣＯ８で発振した内部クロックをフレーム周期ま
で分周する第３の分周回路１４と、第２の分周回路１３
で内部クロックをｎ分周したクロックと、第３の分周回
路１４で内部クロックを分周したフレーム信号とを切替
えて出力する第２の切り替え回路１５と、第１の切替え
回路１２からの出力信号の位相と、第２の切替え回路１
５からの出力信号の位相とを比較する位相比較回路１６
と、位相比較回路１６でクロック単位の位相比較が行な
われた場合はクロック単位の誤差信号を第１のＬＰＦ１
８に出力し、フレーム単位の位相比較が行なわれた場合
はフレーム単位の誤差信号を第２のＬＰＦ１９に出力す
る第３の切替え回路１７と、第３の切替え回路１７から
出力されたクロック単位の誤差信号を平滑化し、誤差電
圧を出力する第１のＬＰＦ１８と、第３の切替え回路１
７から出力されたフレーム単位の誤差信号を平滑化し、
誤差電圧を出力する第２のＬＰＦ１９と、第１のＬＰＦ
１８からの出力信号と、第２のＬＰＦ１９からの出力信
号とを切替えて出力する第４の切替え回路２０と、第４
の切替え回路２０から出力される誤差電圧に基づいて、
発振周波数を可変するＶＣＯ８と、を備えている。

【００４０】次に、本発明の実施の形態２によるクロッ
ク生成回路の動作について説明する。なお、本発明の実
施の形態２では、前記実施の形態１で説明したのと同様
にして、本クロック生成回路を含む信号処理装置が、デ
ィジタルビデオカメラやディスク録再機等のディジタル
録再機器であるとし、該信号処理装置に、ＲＥＣ６５６
規格に従ってデータが入力され、ＤＶ規格に従って信号
処理が行われた後、ＩＥＥＥ１３９４規格に従って外部
にデータが出力されるか、逆に、ＩＥＥＥ１３９４規格
に従って外部からデータが入力され、ＤＶ規格に従って
信号処理が行われた後、ＲＥＣ６５６規格に従ったデー
タとして出力、あるいはＤＡ変換器を通してアナログの
信号として出力されるものとする。また、ここでは、前
記第１の分周回路１１において、前記外部クロックが６
分周され、第２の分周回路１３において、前記内部クロ
ックが４分周されるものとする。

【００４１】まず、外部からＲＥＣ６５６規格に従って
データが入力され、前記信号処理装置内においてＤＶ規
格に従って信号処理が行われる場合の、本実施の形態２
におけるクロック生成回路の動作について説明する。こ
の場合、クロック生成回路の第１の入力端子１には、２
７ＭＨｚの外部クロックが入力され、ＶＣＯ８で、１８
ＭＨｚの内部クロックが発振される。

【００４２】まず、外部から第１の入力端子１に２７Ｍ
Ｈｚの外部クロックが入力されると、第１の入力端子１
に供給された２７ＭＨｚのクロックは、第１の分周回路
１１において６分周され、４．５ＭＨｚのクロックが第
１の切替え回路１２に出力される。そして、第１の切替
え回路１２では、外部から第１の入力端子１に外部クロ
ックが入力されたことを受け、前記第１の分周回路１１
から出力される、４．５ＭＨｚのクロックを位相比較回
路１６に出力する。

【００４３】一方、ＶＣＯ８から発振される１８ＭＨｚ
の内部クロックは、第２の分周回路１３において４分周
され、４．５ＭＨｚのクロックが第２の切替え回路１５
に出力される。そして、第２の切替え回路１５では、外
部から第１の入力端子１に外部クロックが入力されたこ
とを受け、第２の分周回路１３から出力される４．５Ｍ
Ｈｚのクロックを、位相比較回路１６に出力する。

【００４４】そして、位相比較回路１６では、前記第１
の分周回路１１から出力された，外部クロックを分周し
た４．５ＭＨｚのクロックの位相と、前記第２の分周回
路１３から出力された，内部クロックを分周した４．５
ＭＨｚのクロックの位相とを比較して、４．５ＭＨｚの
クロック単位の誤差信号を発生する。

【００４５】前記４．５Ｈｚのクロック単位の誤差信号
は、前記位相比較回路１６から第３の切替え回路１７に
入力される。そして、第３の切替え回路１７では、外部
から第１の入力端子１に外部クロックが入力されたこと
を受け、該４．５Ｈｚのクロック単位の誤差信号を第１
のＬＰＦ１８に出力する。

【００４６】第１のＬＰＦ１８では、前記４．５Ｈｚの
クロック単位の誤差信号から、４．５ＭＨｚの周波数成
分を除去して平滑化し、誤差電圧を第４の切替え回路２
０に出力し、第４の切替え回路２０は、外部から第１の
入力端子１に外部クロックが入力されたことを受け、第
１のＬＰＦ１８から出力された誤差電圧を、ＶＣＯ８に
出力する。

【００４７】そして、ＶＣＯ８は、第１のＬＰＦ１８か
ら出力された誤差電圧に従って、発振するクロックの周
波数を変え、前記第１の分周回路１１から出力された，
外部クロックを分周した４．５ＭＨｚのクロックと、前
記第２の分周回路１３から出力された，内部クロックを
分周した４．５ＭＨｚのクロックとが同期するように動
作する。

【００４８】次に、ＩＥＥＥ１３９４規格に従って外部
からデータが入力され、信号処理装置内においてＤＶ規
格に従って信号処理が行われる場合の、本実施の形態２
におけるクロック生成回路の動作について説明する。こ
の場合、クロック生成回路の外部入力端子２に３０Ｈｚ
のフレーム信号が入力され、ＶＣＯ８で、１８ＭＨｚの
内部クロックが発振される。

【００４９】まず、外部から第２の入力端子２に３０Ｈ
ｚのフレーム信号が入力されると、該外部から入力され
た３０Ｈｚのフレーム信号は、第１の切替え回路１２に
入力される。第１の切替え回路１２では、外部から第２
の入力端子２にフレーム信号が入力されたことを受け、
外部から入力された３０Ｈｚのフレーム信号を、位相比
較回路１６に出力する。

【００５０】一方、ＶＣＯ８から発振される１８ＭＨｚ
の内部クロックは、第３の分周回路１４において、３０
Ｈｚの周波数のフレーム信号に分周され、第２の切替え
回路１５に出力される。第２の切替え回路１５では、外
部から第２の入力端子２にフレーム信号が入力されたこ
とを受け、第３の分周回路１４から出力される、３０Ｈ
ｚのフレーム信号を位相比較回路１６に出力する。

【００５１】そして、位相比較回路１６では、第２の入
力端子２に入力されたフレーム信号の位相と、前記第２
の分周回路１３から出力された，内部クロックを分周し
たフレーム信号の位相とを比較して、３０Ｈｚのフレー
ム単位の誤差信号を発生する。

【００５２】前記３０Ｈｚのフレーム単位の誤差信号
は、位相比較回路１６から第３の切替え回路１７に入力
され、外部から第２の入力端子２にフレーム信号が入力
されたことを受けた第３の切替え回路１７は、該３０Ｈ
ｚのフレーム単位の誤差信号を第２のＬＰＦ１９に出力
する。第２のＬＰＦ１９では、前記３０Ｈｚのフレーム
単位の誤差信号から、３０Ｈｚの周波数成分を除去して
平滑化し、誤差電圧を第４の切替え回路２０に出力す
る。

【００５３】第４の切替え回路２０では、外部から第２
の入力端子２にフレーム信号が入力されたことを受け、
第２のＬＰＦ１９から出力される誤差電圧をＶＣＯ８に
出力する。そして、ＶＣＯ８は、第２のＬＰＦ１９から
出力された誤差電圧に従って、発振するクロックの周波
数を変え、前記第２の入力端子２に入力されたフレーム
信号と、前記第３の分周回路１４から出力された，内部
クロックを分周したフレーム信号とが同期するように動
作する。

【００５４】以上のように、本発明の実施の形態２によ
るクロック生成回路では、信号処理装置が、外部クロッ
クと内部クロックとの位相合わせと、フレーム信号と内
部クロックとの位相合わせとを同時に行うことがないこ
とを利用し、第１の入力端子１から入力される外部クロ
ックを第１の分周回路１１でクロック単位の信号に分周
し、ＶＣＯ８から発振される内部クロックを、第２、第
３の分周回路１３で、それぞれクロック単位の信号、フ
レーム単位の信号に分周し、外部から外部クロックが入
力されたか、あるいはフレーム信号が入力されたかに応
じて、第１〜第４の切替え回路１２，１５，１７，２０
において、クロック単位の信号、あるいはフレーム単位
の信号をそれぞれ切り替えるようにし、位相比較回路１
６を共用化して使用するようにしたので、切替え回路を
新たに設ける必要があるものの、従来のクロック生成回
路と同様の性能を保持しつつ、回路全体として、クロッ
ク生成回路を構成する回路の削減を図ることができる。

【００５５】なお、本実施の実施の形態１、及び実施の
形態２では、信号処理装置が、ディジタルビデオカメラ
やディジタル録再装置等であり、該信号処理装置に、Ｒ
ＥＣ６５６規格に従ってデータが入力され、ＤＶ規格に
従って信号処理が行われて、ＩＥＥＥ１３９４規格に従
って外部にデータが出力される、あるいは、前記信号処
理装置に、ＩＥＥＥ１３９４規格に従って外部からデー
タが入力され、ＤＶ規格の信号処理が行われて、ＲＥＣ
６５６規格に従ったデータとして出力されたり、ＤＡ変
換器を通してアナログの信号として出力される場合を例
に挙げ、外部クロックの周波数が２７ＭＨｚ、内部クロ
ックの周波数が１８ＭＨｚ、フレーム信号の周波数が３
０Ｈｚであるものとして説明したが、外部から入力され
る外部クロック、内部クロックの周波数、及び外部から
入力されるフレーム信号の周波数は、前記値に限られる
ものではなく、異なる周波数であっても、同様に本発明
を適用することが可能である。

【００５６】

【発明の効果】本発明の請求項１に記載のクロック生成
回路によれば、信号処理装置外部から入力される外部信
号と、該信号処理装置用の電圧制御発振回路にて発振さ
れた内部クロックとを同期させるクロック生成回路にお
いて、外部から入力される外部クロックの入力を受ける
第１の入力端子と、前記信号処理装置に入力されるデー
タのフレーム周期を示すフレーム信号の入力を受ける第
２の入力端子と、前記第１の入力端子に入力された外部
クロックを、前記データのフレーム周期に分周する第１
の分周回路と、前記第１の分周回路で外部クロックを分
周したフレーム信号と、前記第２の入力端子に入力され
たフレーム信号とを切替えて出力する切替え回路と、前
記電圧制御発振回路から出力された内部クロックを、前
記データのフレーム周期に分周する第２の分周回路と、
前記切替え回路から出力されるフレーム信号の位相と、
前記第２の分周回路で内部クロックを分周したフレーム
信号の位相とを比較する位相比較回路と、前記位相比較
回路から出力されるフレーム単位の誤差信号を平滑化
し、誤差電圧を出力するＬＰＦと、前記ＬＰＦから出力
される誤差電圧に基づいて、内部クロックを生成する電
圧制御発振回路と、を備えることにより、クロック生成
回路を構成する回路の削減を図ることができるととも
に、ＬＰＦがアナログ素子で実現されている場合には、
アナログ素子の削減をも図ることができる。

【００５７】また、本発明の請求項２に記載のクロック
生成回路によれば、信号処理装置外部から入力される外
部信号と、該信号処理装置用の電圧制御発振回路にて発
振された内部クロックとを同期させるクロック生成回路
において、外部から入力される外部クロックの入力を受
ける第１の入力端子と、前記信号処理装置に入力される
データのフレーム周期を示すフレーム信号の入力を受け
る第２の入力端子と、前記第１の入力端子に供給された
外部クロックをｍ分周する第１の分周回路と、前記第１
の分周回路で外部クロックをｍ分周したクロックと、前
記第２の入力端子に入力されたフレーム信号とを切替え
て出力する第１の切り替え回路と、前記電圧制御発振回
路で発振した内部クロックをｎ分周する第２の分周回路
と、前記電圧制御発振回路で発振した内部クロックをフ
レーム周期に分周する第３の分周回路と、前記第２の分
周回路で内部クロックを分周したクロックと、前記第３
の分周回路で内部クロックを分周したフレーム信号とを
切替えて出力する第２の切り替え回路と、前記第１の切
替え回路から出力される信号の位相と、前記第２の切替
え回路から出力される信号の位相とを比較する位相比較
回路と、前記位相比較回路でクロック単位の位相比較が
行なわれた場合にはクロック単位の誤差信号を出力し、
フレーム単位の位相比較が行なわれた場合にはフレーム
単位の誤差信号を出力する前記第３の切替え回路と、前
記第３の切替え回路から出力されたクロック単位の誤差
信号を平滑化し、誤差電圧を出力する第１のＬＰＦと、
前記第３の切替え回路から出力されたフレーム単位の誤
差信号を平滑化し、誤差電圧を出力する第２のＬＰＦ
と、前記第１のＬＰＦから出力された誤差電圧と前記第
２のＬＰＦから出力された誤差電圧とを切替えて出力す
る第４の切替え回路と、前記第４の切替え回路から出力
された誤差電圧に基づいて、内部クロックを生成する電
圧制御発振回路と、を備えることにより、切替え回路を
新たに設ける必要があるものの、位相比較回路を共用化
せずに同期クロックを生成する場合と同様の性能を保持
しつつ、クロック生成回路全体として、クロック生成回
路を構成する回路の削減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるクロック生成回
路の構成を示すブロック図である。

【図２】本発明の実施の形態２にかかるクロック生成回
路の構成を示すブロック図である。

【図３】従来のクロック生成回路の構成を示すブロック
図である。

【符号の説明】

１ 第１の入力端子 ２ 第２の入力端子 ３ 第１の分周回路 ４ 切替え回路 ５ 第２の分周回路 ６ 位相比較回路 ７ ＬＰＦ ８、３９ ＶＣＯ １１ 第１の分周回路 １２ 第１の切替え回路 １３ 第２の分周回路 １４ 第３の分周回路 １５ 第２の切替え回路 １６ 位相比較回路 １７ 第３の切替え回路 １８ 第１のＬＰＦ １９ 第２のＬＰＦ ２０ 第４の切替え回路 ３１ 第１の分周回路 ３２ 第２の分周回路 ３３ 第１の位相比較回路 ３４ 第３の分周回路 ３５ 第２の位相比較回路 ３６ 第１のＬＰＦ ３７ 第２のＬＰＦ ３８ 切替え回路

フロントページの続き Ｆターム(参考） 5J106 AA04 BB02 CC01 CC21 CC41 CC52 DD09 FF01 FF06 GG18 HH10 KK38 KK39 5K047 AA16 MM33 MM46 MM50 MM55 MM63

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号処理装置外部から入力される外部信
   号と、該信号処理装置用の電圧制御発振回路にて発振さ
   れた内部クロックとを同期させるクロック生成回路にお
   いて、 外部から入力される外部クロックの入力を受ける第１の
   入力端子と、 前記信号処理装置に入力されるデータのフレーム周期を
   示すフレーム信号の入力を受ける第２の入力端子と、 前記第１の入力端子に入力された外部クロックを、前記
   データのフレーム周期に分周する第１の分周回路と、 前記第１の分周回路で外部クロックを分周したフレーム
   信号と、前記第２の入力端子に入力されたフレーム信号
   とを切替えて出力する切替え回路と、 前記電圧制御発振回路から出力された内部クロックを、
   前記データのフレーム周期に分周する第２の分周回路
   と、 前記切替え回路から出力されるフレーム信号の位相と、
   前記第２の分周回路で内部クロックを分周したフレーム
   信号の位相とを比較する位相比較回路と、 前記位相比較回路から出力されるフレーム単位の誤差信
   号を平滑化し、誤差電圧を出力するＬＰＦと、 前記ＬＰＦから出力される誤差電圧に基づいて、内部ク
   ロックを生成する電圧制御発振回路と、を備える、 ことを特徴とするクロック生成回路。
2. 【請求項２】 信号処理装置外部から入力される外部信
   号と、該信号処理装置用の電圧制御発振回路にて発振さ
   れた内部クロックとを同期させるクロック生成回路にお
   いて、 外部から入力される外部クロックの入力を受ける第１の
   入力端子と、 前記信号処理装置に入力されるデータのフレーム周期を
   示すフレーム信号の入力を受ける第２の入力端子と、 前記第１の入力端子に供給された外部クロックをｍ分周
   する第１の分周回路と、 前記第１の分周回路で外部クロックをｍ分周したクロッ
   クと、前記第２の入力端子に入力されたフレーム信号と
   を切替えて出力する第１の切り替え回路と、 前記電圧制御発振回路で発振した内部クロックをｎ分周
   する第２の分周回路と、 前記電圧制御発振回路で発振した内部クロックをフレー
   ム周期に分周する第３の分周回路と、 前記第２の分周回路で内部クロックを分周したクロック
   と、前記第３の分周回路で内部クロックを分周したフレ
   ーム信号とを切替えて出力する第２の切り替え回路と、 前記第１の切替え回路から出力される信号の位相と、前
   記第２の切替え回路から出力される信号の位相とを比較
   する位相比較回路と、 前記位相比較回路でクロック単位の位相比較が行なわれ
   た場合にはクロック単位の誤差信号を出力し、フレーム
   単位の位相比較が行なわれた場合にはフレーム単位の誤
   差信号を出力する前記第３の切替え回路と、 前記第３の切替え回路から出力されたクロック単位の誤
   差信号を平滑化し、誤差電圧を出力する第１のＬＰＦ
   と、 前記第３の切替え回路から出力されたフレーム単位の誤
   差信号を平滑化し、誤差電圧を出力する第２のＬＰＦ
   と、 前記第１のＬＰＦから出力された誤差電圧と前記第２の
   ＬＰＦから出力された誤差電圧とを切替えて出力する第
   ４の切替え回路と、 前記第４の切替え回路から出力された誤差電圧に基づい
   て、内部クロックを生成する電圧制御発振回路と、を備
   える、 ことを特徴とするクロック生成回路。