JP4625867B2 - デジタルｐｌｌ装置 - Google Patents

Description

本発明は、デジタルＰＬＬ装置に関し、特に、デジタルテレビ及びＡＶアンプ等に用いられるＩＥＥＥ１３９４、ＨＤＭＩ（High-Definition Multimedia Interface）等のデジタルインターフェースで伝送されたクロックからのオーディオクロックの再生成等に用いられるデジタルＰＬＬ装置に関するものである。

デジタルインターフェースの多くでは、あらかじめ定められた計算式によって、送信側でパラメータを作成し、このパラメータを用いて伝送されるクロックから必要なオーディオクロックを再生成するシステムが採用されている。これらの代表的な構成として、それ自体単体として又はアナログＰＬＬと組み合わされてデジタルＰＬＬが用いられている。

従来、クロックの再生成に用いられるデジタルＰＬＬの動作クロックとしては、伝送されるクロックを用いることが一般的であった（例えば、非特許文献１参照）。

図７は、従来のデジタルＰＬＬ装置の構成を示すブロック図である。

図７に示す従来のデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、及びｍ分周手段４を備えている。

図７に示すように、ｎ分周手段１はデジタルインターフェースで伝送されたクロックをｎ分周し、デジタルＰＬＬの基準信号を生成する。位相比較手段２は、伝送されたクロックを動作クロックとして動作し、ｎ分周手段１にて生成された基準信号と、出力クロックがｍ分周手段４にてｍ分周されて生成された比較信号との位相差を比較し、位相差が減少するように制御信号を出力する。発振手段３は、位相比較手段２から出力された制御信号により、出力するクロックを変化させる。このような動作をフィードバックループとして繰り返すことにより、出力クロックの位相を基準信号に追従（ロック）させている。

例えば、ＨＤＭＩ規格では、オーディオクロックの再生成のためのパラメータとして、ＮとＣＴＳというパラメータが準備されている。これらは、以下の式で定義されている。

ＣＴＳ＝（伝送クロック×Ｎ）／（１２８×Ｆｓ）
但し、Ｆｓ（Sampling Frequency）はオーディオクロックを表す。

送信機器であるソース機器において、Ｆｓの１２８倍のクロックをＮ分周したものを伝送するクロックでカウントしたものがＣＴＳとなる。受信機器であるシンク機器では、伝送されたクロックをＣＴＳ分周し、デジタルＰＬＬの基準信号を生成する。出力信号をＮ分周した比較信号と生成された基準信号との位相を比較し、位相差がなくなるように出力クロックを制御することを繰り返すことにより、比較信号を基準信号に追従させ、出力クロックをＦｓの１２８倍にロックさせることで、Ｆｓをシンク機器で再生成することができる。
High-Definition Multimedia Interface Specification Version1.3a

ところで、上記従来のデジタルＰＬＬ装置では、伝送クロックが速い場合には動作クロックが速いため、これに応じて回路規模が増大すると共に消費電力が大幅に増大する。一方で、伝送クロックが遅い場合には動作クロックが遅いため、ジッタが大きくなると共に追従時間が長くかかってしまう。

特に、ＨＤＭＩ規格で定義されているDeep Color及び画像の高精細化等により、伝送クロックの高速化が進んでいく状況下において、従来のデジタルＰＬＬ装置では、回路規模が増大すると共に消費電力が大幅に増大する等の問題が顕著に現れ始めている。

このように、従来のデジタルＰＬＬ装置は、伝送クロックの速度次第で、回路規模の増大、消費電力の増大、ジッタの増大、及び追従時間の増大等の問題を有していた。

前記に鑑み、本発明の目的は、伝送クロックの速度が速い場合には、回路規模及び消費電力の増大を抑制可能な構成を有するデジタルＰＬＬ装置を提供することができる。また、伝送クロックの速度が遅い場合には、ジッタ及び追従時間の増大を抑制可能な構成を有するデジタルＰＬＬ装置を提供することができる。

前記の目的を達成するために、本発明の一形態に係るデジタルＰＬＬ装置は、入力クロックが分周又は逓倍されたクロックを動作クロックとして出力する動作クロック生成手段と、入力クロックをｎ分周して基準信号を出力するｎ分周手段と、基準信号と比較信号とを比較して制御信号を出力する位相比較手段と、制御信号により、出力クロックの発振周波数を変化させる発振手段と、出力クロックをｍ分周して比較信号を出力するｍ分周手段とを備えている。

本発明の一形態に係るデジタルＰＬＬ装置において、動作クロック生成手段は、入力クロックを分周して動作クロックとして出力する出力クロック分周手段である。

この場合、ｎ分周手段は、入力クロックの代わりに動作クロックをｎ分周して基準信号を出力するものであり、発振手段からの出力を逓倍して出力する入力クロック逓倍手段をさらに備えている。

本発明の一形態に係るデジタルＰＬＬ装置において、請求項１に記載のデジタルＰＬＬ装置において、動作クロック生成手段は、入力クロックを逓倍して動作クロックとして出力する入力クロック逓倍手段である
この場合、ｎ分周手段は、入力クロックの代わりに動作クロックをｎ分周して基準信号を出力するものであり、発振手段からの出力を分周して出力する出力クロック分周手段をさらに備えている。

本発明の一形態に係るデジタルＰＬＬ装置において、動作クロック生成手段は、入力クロックを分周して出力する入力クロック分周手段と、入力クロックを逓倍して出力する入力クロック逓倍手段と、入力クロック分周手段又は入力クロック逓倍手段からの出力を選択して動作クロックとして出力する動作クロック選択手段とをさらに備えている。

この場合、入力クロックの周波数を検知して周波数検知結果を出力する周波数検知手段をさらに備え、動作クロック選択手段は、周波数検知結果に基づいて、入力クロック分周手段又は入力クロック逓倍手段からの出力を選択する。

本発明の一形態に係るデジタルＰＬＬ装置において、ｎ分周手段は、入力クロックの代わりに動作クロック選択手段からの動作クロックをｎ分周して基準信号を出力するものであり、発振手段からの出力を逓倍して出力する出力クロック逓倍手段と、発振手段からの出力を分周して出力する出力クロック分周手段と、出力クロック逓倍手段又は出力クロック分周手段からの出力を選択して出力する出力クロック選択手段をさらに備えている。

この場合、入力クロックの周波数を検知して周波数検知結果を出力する周波数検知手段をさらに備え、動作クロック選択手段は、周波数検知結果に基づいて、入力クロック分周手段又は入力クロック逓倍手段からの出力を選択するものであり、出力クロック選択手段は、周波数検知結果に基づいて、出力クロック逓倍手段又は出力クロック分周手段からの出力を選択するものである。

本発明の一形態に係るデジタルＰＬＬ装置において、位相比較手段は、動作クロックにて動作する。

本発明の一形態に係るデジタルＰＬＬ装置において、入力クロックは、デジタルインターフェースを介して伝送される。

本発明の一形態に係るデジタルＰＬＬ装置において、デジタルインターフェースは、ＩＥＥＥ１３９４又はＨＤＭＩである、デジタルＰＬＬ装置。

以上のように、本発明の一形態に係るデジタルＰＬＬ装置によると、従来のデジタルＰＬＬ装置と比べて、伝送クロックの速度にかかわらず、回路規模、消費電力、ジッタ、及び追従時間を低減することができる。

例えば、ＨＤＭＩ規格で定義されているDeep Color又はディスプレイ装置の大画面化に伴う解像度の向上等により、伝送クロックの速度は飛躍的に向上しているため、高速化した伝送クロックを分周したクロックで動作させることで、高速動作に伴う回路規模及び消費電力の増大の抑制等を実現できる。また、ローエンド向けなど、伝送クロックの高速動作を伴わない場合には、伝送クロックを逓倍したクロックで動作させることで、低速動作に伴うジッタ及び追従時間の低減等を実現できる。

以下、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図１に示す本発明の第１の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、及び入力クロック分周手段５を備えている。

以上の構成を有する本実施形態に係るデジタルＰＬＬ装置の動作について説明する。

図１に示すように、ｎ分周手段１はデジタルインターフェースで伝送された入力クロックをｎ（ｎは自然数）分周し、デジタルＰＬＬの基準信号を生成する。入力クロック分周手段５は、入力されるクロックを分周し、動作クロックとして位相比較手段２に対して出力する。位相比較手段２は、入力クロック分周手段５から伝送された動作クロックに応じて動作し、ｎ分周手段１にて生成された基準信号と、出力クロックがｍ分周手段４にてｍ（ｍは自然数）分周されて生成された比較信号との位相差を比較し、位相差がゼロになるように制御信号を出力する。発振手段３は、位相比較手段２から出力された制御信号により、出力するクロックを変化させる。

ここで、入力クロックの周波数をｘヘルツ、出力クロックの周波数をｙヘルツとすると、基準信号の周波数はｘ／ｎヘルツとなる。また、比較信号は基準信号と同じ位相に追従するため比較信号の周波数もｘ／ｎヘルツとなる。このため、出力クロックの周波数は、ｙ＝（ｘ×ｍ）／ｎヘルツとなり、所望の出力クロックが得られるのである。

以上のように、本発明の第１の実施形態に係るデジタルＰＬＬ装置によると、入力クロックを分周したクロックを動作クロックとして位相比較手段２を動作させることができる。このようにすると、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが高速である場合における高速動作に伴う回路規模及び消費電力の増大を抑制することができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図２に示す本発明の第２の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、及び入力クロック逓倍手段６を備えている。なお、本実施形態に係るデジタルＰＬＬ装置の構成の特徴は、前述の図１に示した第１の実施形態に係るデジタルＰＬＬ装置の構成と比較すると、第１の実施形態における入力クロックを分周する入力クロック分周手段５の代わりに、入力クロックを逓倍する入力クロック逓倍手段６を備えている点である。

以上の構成を有する本実施形態に係るデジタルＰＬＬ装置の動作について説明する。

図２に示すように、ｎ分周手段１はデジタルインターフェースで伝送された入力クロックをｎ分周し、デジタルＰＬＬの基準信号を生成する。入力クロック逓部手段６は、入力されるクロックを逓倍し、動作クロックとして位相比較手段２に対して出力する。位相比較手段２は、入力クロック逓倍手段６から伝送された動作クロックに応じて動作し、ｎ分周手段１にて生成された基準信号と、出力クロックがｍ分周手段４にてｍ分周されて生成された比較信号との位相差を比較し、位相差がゼロになるように制御信号を出力する。発振手段３は、位相比較手段２から出力された制御信号により、出力するクロックを変化させる。

ここで、入力クロックの周波数をｘヘルツ、出力クロックの周波数をｙヘルツとすると、基準信号の周波数はｘ／ｎヘルツとなる。また、比較信号は基準信号と同じ位相に追従するため比較信号の周波数もｘ／ｎヘルツとなる。このため、出力クロックの周波数は、ｙ＝（ｘ×ｍ）／ｎヘルツとなり、所望の出力クロックが得られるのである。

以上のように、本発明の第２の実施形態に係るデジタルＰＬＬ装置によると、入力クロックを逓倍したクロックを動作クロックとして位相比較手段２を動作させることができる。このようにすると、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが低速である場合における低速動作に伴うジッタ及び追従時間の増大を抑制することができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

（第３の実施形態）
図３は、本発明の第３の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図３に示す本発明の第３の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、入力クロック分周手段５、入力クロック逓倍手段６、動作クロック選択手段７、及び周波数検知手段８を備えている。

本実施形態に係るデジタルＰＬＬ装置の構成の特徴は、前述の図１及び図２に示した第１及び第２の実施形態に係るデジタルＰＬＬ装置の構成と比較すると、第１の実施形態における入力クロックを分周する入力クロック分周手段５及び第２の実施形態における入力クロックを逓倍する入力クロック逓倍手段６を備えていると共に、入力クロック分周手段５にて分周されたクロック又は入力クロック逓倍手段６にて逓倍されたクロックを選択して動作クロックとして出力する動作クロック選択手段を備えている点である。さらに、入力クロックの周波数を検知し、その検知結果を動作クロック選択手段７へ出力する周波数検知手段８を備える構成とすることにより、動作クロック選択手段７が最適な動作クロックを選択できるように構成してもよい。

以上のように、本発明の第３の実施形態に係るデジタルＰＬＬ装置によると、上述した第１及び第２の実施形態による効果を併せ持つことができる。すなわち、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが高速である場合における高速動作に伴う回路規模及び消費電力の増大を抑制することが可能となり、また、伝送クロックが低速である場合における低速動作に伴うジッタ及び追従時間の増大を抑制することができる。さらに、周波数検知手段８を備えることにより、入力クロックの周波数によって、動作速度に応じた最適な動作クロックを選択することが可能となり、合理的な動作を行うことができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

（第４の実施形態）
図４は、本発明の第４の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図４に示す本発明の第４の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、入力クロック分周手段５、及び出力クロック逓倍手段９を備えている。

以上の構成を有する本実施形態に係るデジタルＰＬＬ装置の動作について説明する。

図４に示すように、入力クロック分周手段５は、デジタルインターフェースで伝送された入力クロックを分周し、動作クロックとして位相比較手段２に対して出力すると共に、ｎ分周手段１に対しても出力する。ｎ分周手段１は、入力クロック分周手段５からのクロックをｎ分周し、デジタルＰＬＬの基準信号を生成する。位相比較手段２は、入力クロック分周手段５から伝送された動作クロックに応じて動作し、ｎ分周手段１にて生成された基準信号と、出力クロックがｍ分周手段４にてｍ分周されて生成された比較信号との位相差を比較し、位相差がゼロになるように制御信号を出力する。発振手段３は、位相比較手段２から出力された制御信号により、出力するクロックを変化させる。出力クロック逓倍手段９は、発振手段３からのクロックを逓倍して出力する。

ここで、入力クロックの周波数をｘヘルツ、出力クロックの周波数をｙヘルツ、入力クロック分周手段５の分周値をａとすると、基準信号の周波数はｘ／（ａ×ｎ）ヘルツとなる。また、比較信号は基準信号と同じ位相に追従するため比較信号の周波数もｘ／（ａ×ｎ）ヘルツとなる。このため、発振手段３の出力周波数は、ｙ‘＝（ｘ×ｍ）／（ａ×ｎ）ヘルツとなり、出力クロック逓倍手段９の逓倍値をａにすることにより、所望の出力クロックが得られるのである。

以上のように、本発明の第４の実施形態に係るデジタルＰＬＬ装置によると、入力クロックを分周したクロックを動作クロックとして位相比較手段２を動作させることができる。このようにすると、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが高速である場合における高速動作に伴う回路規模及び消費電力の増大を抑制することができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

（第５の実施形態）
図５は、本発明の第５の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図５に示す本発明の第５の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、入力クロック逓倍手段６、及び出力クロック分周手段１０を備えている。なお、本実施形態に係るデジタルＰＬＬ装置の構成の特徴は、前述の図４に示した第４の実施形態に係るデジタルＰＬＬ装置の構成と比較すると、第４の実施形態における入力クロックを分周する入力クロック分周手段５の代わりに、入力クロックを逓倍する入力クロック逓倍手段６を備えていると共に、発振手段３からのクロックを分周して出力する出力クロック分周手段１０を備えている点である。

以上の構成を有する本実施形態に係るデジタルＰＬＬ装置の動作について説明する。

図５に示すように、入力クロック逓倍手段６は、デジタルインターフェースで伝送された入力クロックを逓倍し、動作クロックとして位相比較手段２に対して出力すると共に、ｎ分周手段１に対しても出力する。ｎ分周手段１は、入力クロック逓倍手段６からのクロックをｎ分周し、デジタルＰＬＬの基準信号を生成する。位相比較手段２は、入力クロック逓倍手段６から伝送された動作クロックに応じて動作し、ｎ分周手段１にて生成された基準信号と、出力クロックがｍ分周手段４にてｍ分周されて生成された比較信号との位相差を比較し、位相差がゼロになるように制御信号を出力する。発振手段３は、位相比較手段２から出力された制御信号により、出力するクロックを変化させる。出力クロック分周手段１０は、発振手段３からのクロックを分周して出力する。

ここで、入力クロックの周波数をｘヘルツ、出力クロックの周波数をｙヘルツ、入力クロック逓倍手段６の逓倍値をｂとすると、基準信号の周波数は（ｘ×ｂ）／ｎヘルツとなる。また、比較信号は基準信号と同じ位相に追従するため比較信号の周波数も（ｘ×ｂ）／ｎヘルツとなる。このため、発振手段３の出力周波数は、ｙ‘＝（ｘ×ｂ×ｍ）／ｎヘルツとなり、出力クロック分周手段１０の分周値をｂにすることにより、所望の出力クロックが得られるのである。

以上のように、本発明の第５の実施形態に係るデジタルＰＬＬ装置によると、入力クロックを逓倍したクロックを動作クロックとして位相比較手段２を動作させることができる。このようにすると、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが低速である場合における低速動作に伴うジッタ及び追従時間の増大を抑制することができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

（第６の実施形態）
図６は、本発明の第６の実施形態に係るデジタルＰＬＬ装置の構成を示すブロック図である。

図６に示す本発明の第６の実施形態に係るデジタルＰＬＬ装置は、ｎ分周手段１、位相比較手段２、発振手段３、ｍ分周手段４、入力クロック分周手段５、入力クロック逓倍手段６、動作クロック選択手段７、周波数検知手段８、出力クロック逓倍手段９、出力クロック分周手段１０、及び出力クロック選択手段１１を備えている。

本実施形態に係るデジタルＰＬＬ装置の構成の特徴は、前述の図４及び図５に示した第４及び第５の実施形態に係るデジタルＰＬＬ装置の構成と比較すると、第４の実施形態における入力クロックを分周する入力クロック分周手段５及び第５の実施形態における入力クロックを逓倍する入力クロック逓倍手段６を備えていると共に、入力クロック分周手段５にて分周されたクロック又は入力クロック逓倍手段６にて逓倍されたクロックを選択してｎ分周手段１及び位相比較手段２へ出力する動作クロック選択手段７を備えているのに加えて、発振手段３からのクロックを逓倍して出力する出力クロック逓倍手段９及び発振手段３からのクロックを分周して出力する出力クロック分周手段１０を備えていると共に、出力クロック逓倍手段９にて逓倍されたクロック又は出力クロック分周手段１０にて分周されたクロックを選択して出力する出力クロック選択手段１１を備えている点である。さらに、入力クロックの周波数を検知し、その検知結果を動作クロック選択手段７及び出力クロック選択手段１１へ出力する周波数検知手段８を備える構成とすることにより、動作クロック選択手段７及び出力クロック選択手段１１が最適な動作クロックを選択できるように構成してもよい。

以上のように、本発明の第６の実施形態に係るデジタルＰＬＬ装置によると、上述した第４及び第５の実施形態による効果を併せ持つことができる。すなわち、入力クロックをそのまま動作クロックとして位相比較手段２を動作させる従来のデジタルＰＬＬ装置と比較して、伝送クロックが高速である場合における高速動作に伴う回路規模及び消費電力の増大を抑制することが可能となり、また、伝送クロックが低速である場合における低速動作に伴うジッタ及び追従時間の増大を抑制することができる。さらに、周波数検知手段８を備えることにより、入力クロックの周波数によって、動作速度に応じた最適な動作クロックを選択することが可能となり、合理的な動作を行うことができる。

なお、入力クロックと、ｍ及びｎの分周パラメータとは、デジタルインターフェースを介して伝送されるように構成した場合であってもかまわない。このようにすると、クロックを直接伝送できないが送信側と同期したクロックの生成が必要な場合に有効となる。このようなデジタルインターフェースとしては、ＩＥＥＥ１３９４又はＨＤＭＩのオーディオ伝送が例として挙げられる。

本発明におけるデジタルＰＬＬ装置は、デジタルインターフェースでオーディオデータを伝送するとき等、直接クロックを伝送できないが、送信側と同期したクロックの生成が必要な場合に有用である。

特に、ＨＤＭＩ規格で定義されているDeep Color又はディスプレイ装置の大型化に伴う解像度向上等、伝送クロックが高速化した場合に有用である。

本発明の第１の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 本発明の第２の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 本発明の第３の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 本発明の第４の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 本発明の第５の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 本発明の第６の実施形態におけるデジタルＰＬＬ装置の構成を示すブロック図である。 従来のデジタルＰＬＬ装置の構成を示すブロック図である。

符号の説明

１ ｎ分周手段
２ 位相比較手段
３ 発振手段
４ ｍ分周制御手段
５ 入力クロック分周手段
６ 入力クロック逓倍手段
７ 動作クロック選択手段
８ 周波数検知手段
９ 出力クロック逓倍手段
１０ 出力クロック分周手段
１１ 出力クロック選択手段

Claims (11)

1. 入力クロックが逓倍されたクロックを動作クロックとして出力する動作クロック生成手段と、
   前記入力クロックをｎ（ｎは自然数）分周して基準信号を出力するｎ分周手段と、
   前記動作クロックに基づき動作し、前記基準信号と比較信号とを比較して制御信号を出力する位相比較手段と、
   前記制御信号により、出力クロックの発振周波数を変化させる発振手段と、
   前記出力クロックをｍ（ｍは自然数）分周して前記比較信号を出力するｍ分周手段とを備えている、デジタルＰＬＬ装置。
2. 入力クロックが分周又は逓倍されたクロックを動作クロックとして出力する動作クロック生成手段と、
   前記入力クロックをｎ（ｎは自然数）分周して基準信号を出力するｎ分周手段と、
   前記動作クロックに基づき動作し、前記基準信号と比較信号とを比較して制御信号を出力する位相比較手段と、
   前記制御信号により、出力クロックの発振周波数を変化させる発振手段と、
   前記出力クロックをｍ（ｍは自然数）分周して前記比較信号を出力するｍ分周手段とを備えているデジタルＰＬＬ装置において、
   前記動作クロック生成手段は、
   前記入力クロックを分周して前記動作クロックとして出力する出力クロック分周手段であり、
   前記ｎ分周手段は、
   前記入力クロックの代わりに前記動作クロックをｎ分周して前記基準信号を出力するものであり、
   前記発振手段からの出力を逓倍して出力する入力クロック逓倍手段をさらに備えている、デジタルＰＬＬ装置。
3. 入力クロックが分周又は逓倍されたクロックを動作クロックとして出力する動作クロック生成手段と、
   前記入力クロックをｎ（ｎは自然数）分周して基準信号を出力するｎ分周手段と、
   前記動作クロックに基づき動作し、前記基準信号と比較信号とを比較して制御信号を出力する位相比較手段と、
   前記制御信号により、出力クロックの発振周波数を変化させる発振手段と、
   前記出力クロックをｍ（ｍは自然数）分周して前記比較信号を出力するｍ分周手段とを備えているデジタルＰＬＬ装置において、
   前記動作クロック生成手段は、
   前記入力クロックを逓倍して前記動作クロックとして出力する入力クロック逓倍手段である、デジタルＰＬＬ装置。
4. 請求項３に記載のデジタルＰＬＬ装置において、
   前記ｎ分周手段は、
   前記入力クロックの代わりに前記動作クロックをｎ分周して前記基準信号を出力するものであり、 前記発振手段からの出力を分周して出力する出力クロック分周手段をさらに備えている、デジタルＰＬＬ装置。
5. 入力クロックが分周又は逓倍されたクロックを動作クロックとして出力する動作クロック生成手段と、
   前記入力クロックをｎ（ｎは自然数）分周して基準信号を出力するｎ分周手段と、
   前記動作クロックに基づき動作し、前記基準信号と比較信号とを比較して制御信号を出力する位相比較手段と、
   前記制御信号により、出力クロックの発振周波数を変化させる発振手段と、
   前記出力クロックをｍ（ｍは自然数）分周して前記比較信号を出力するｍ分周手段とを備えているデジタルＰＬＬ装置において、
   前記動作クロック生成手段は、
   前記入力クロックを分周して出力する入力クロック分周手段と、
   前記入力クロックを逓倍して出力する入力クロック逓倍手段と、
   前記入力クロック分周手段又は前記入力クロック逓倍手段からの出力を選択して前記動作クロックとして出力する動作クロック選択手段とをさらに備えている、デジタルＰＬＬ装置。
6. 請求項５に記載のデジタルＰＬＬ装置において、
   前記入力クロックの周波数を検知して周波数検知結果を出力する周波数検知手段をさらに備え、
   前記動作クロック選択手段は、前記周波数検知結果に基づいて、前記入力クロック分周手段又は前記入力クロック逓倍手段からの出力を選択する、デジタルＰＬＬ装置。
7. 請求項５に記載のデジタルＰＬＬ装置において、
   前記ｎ分周手段は、
   前記入力クロックの代わりに前記動作クロック選択手段からの前記動作クロックをｎ分周して前記基準信号を出力するものであり、
   前記発振手段からの出力を逓倍して出力する出力クロック逓倍手段と、
   前記発振手段からの出力を分周して出力する出力クロック分周手段と、
   前記出力クロック逓倍手段又は前記出力クロック分周手段からの出力を選択して出力する出力クロック選択手段をさらに備えている、デジタルＰＬＬ装置。
8. 請求項７に記載のデジタルＰＬＬ装置において、
   前記入力クロックの周波数を検知して周波数検知結果を出力する周波数検知手段をさらに備え、
   前記動作クロック選択手段は、前記周波数検知結果に基づいて、前記入力クロック分周手段又は前記入力クロック逓倍手段からの出力を選択するものであり、
   前記出力クロック選択手段は、前記周波数検知結果に基づいて、前記出力クロック逓倍手段又は前記出力クロック分周手段からの出力を選択するものである、デジタルＰＬＬ装置。
9. 請求項１〜８のうちのいずれか１項に記載のデジタルＰＬＬ装置において、
   前記位相比較手段は、前記動作クロックにて動作する、デジタルＰＬＬ装置。
10. 請求項１〜９のうちのいずれか１項に記載のデジタルＰＬＬ装置において、
    前記入力クロックは、デジタルインターフェースを介して伝送される、デジタルＰＬＬ装置。
11. 請求項１０に記載のデジタルＰＬＬ装置において、
    前記デジタルインターフェースは、ＩＥＥＥ１３９４又はＨＤＭＩである、デジタルＰＬＬ装置。

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