JP5540953B2 - クロック再生成回路およびこれを用いたデジタルオーディオ再生装置 - Google Patents
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Description
図1に実施形態1にかかるクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図を示す。従来例の信号処理回路12の出力クロックが図1の入力クロックに接続される。図1において、100はジッタの少ない高品質のマスタークロックで、101は入力クロックを所定時間カウントする周波数検出回路で、102は周波数検出回路101の出力を元にマスタークロックの分周比を決める分周比生成回路、103は設定された分周比でマスタークロックを分周する可変分周器、104が100から103をまとめたクロック再生成回路になる。105はASRCで、クロック再生成回路104の出力と入力オーディオデータを用いて、D/Aコンバータ13への出力データを生成し、従来例と同様にD/Aコンバータ13でアナログ信号に変換されて出力される。
この設定値が可変分周器103に設定されて、マスタークロック98.304MHzを分周した平均値が5.6448MHzの信号が出力クロックとして出力される。
クロック再生成回路の用途としては、平均的に正確な周波数が得られればそれで良い場合や、高域ジッタ削減回路があらかじめ組み込まれているものと通信する場合等が考えられる。後者の例として、一般にIEC958と呼ばれている同軸ケーブル一本でデータを送信するデジタルオーディオインターフェース回路がある。
本発明の実施の形態として、実施の形態1、2を例示した。しかし、本発明はこれには限らない。そこで、本発明の他の実施の形態を以下まとめて説明する。なお、本発明は、これらには限定されず、適宜修正された実施の形態に対しても適用可能である。
11 PLL
12 信号処理部
13 D/Aコンバータ
100 高品質クロック
101 周波数検出回路
102 分周比生成回路
103 可変分周器、
104 クロック再生成回路
105 ASRC(非同期サンプルレートコンバーター)
106 量子化器
107 遅延回路
200 同軸出力回路
201 受信PLL回路
Claims (1)
- 入力クロックを一定時間カウントするカウンタと、
前記カウンタの出力値から所望の非整数分周比に近い複数の整数分周比の出力頻度を調整して所望の非整数分周比を出力するノイズシェーピング回路と、
前記ノイズシェーピング回路の出力値を元にして基準クロックを分周し、新たなクロック出力とする可変分周器と、
入力データと前記可変分周器のクロック出力から高域のジッタの影響が削減された出力データを生成する非同期サンプリングレートコンバータと、を備えたデジタルオーディオ再生装置。
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