JP2005341116A - 信号伝送回路及びそれを備えた音声再生装置 - Google Patents
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Abstract
【課題】 矩形波信号を伝送するための伝送路が比較的長くとも容易な構成で適切に波形整形することのできる信号伝送回路を提供する。
【解決手段】 信号伝送回路は、バイフェーズ変調信号を所定の伝送路を介して伝送するものであり、バイフェーズ変調信号と同期しかつそのバイフェーズ変調信号の整数倍の周波数を有するクロック信号を生成するクロック生成部2と、バイフェーズ変調信号をクロック信号に基づいてラッチすることによりバイフェーズ変調信号を波形整形するラッチ部3とが設けられている。
【選択図】 図1
【解決手段】 信号伝送回路は、バイフェーズ変調信号を所定の伝送路を介して伝送するものであり、バイフェーズ変調信号と同期しかつそのバイフェーズ変調信号の整数倍の周波数を有するクロック信号を生成するクロック生成部2と、バイフェーズ変調信号をクロック信号に基づいてラッチすることによりバイフェーズ変調信号を波形整形するラッチ部3とが設けられている。
【選択図】 図1
Description
本願発明は、例えばバイフェーズ変調信号の矩形波信号を伝送するための信号伝送回路に関するものである。
近年、DVD(digital versatile disc)プレイヤ、レシーバといったオーディオ機器間の接続において、送信側機器から受信側機器に対してオーディオデータが転送される場合、IEC60958規格のバイフェーズ変調データが用いられている。受信側機器に対してオーディオデータが転送されるときには、バイフェーズ変調データに同期した同期クロックが必要であるが、同期クロックはバイフェーズ変調データから生成されることが多い(たとえば、特許文献1参照)。なお、バイフェーズ変調データとしては、一般的には、いわゆるSPDIF(Sony Philips Digital Interface)信号がよく用いられている。
図7は、バイフェーズ変調データを受信側機器に送信するための、例えばDVDプレイヤの内部回路構成を示すブロック図である。なお、図7では、オーディオ信号に関する構成のみを記載している。同図によると、バイフェーズ変調データは、デコーダ部21から例えばSRC(Sampling Rate Converter)からなるクロック生成部22に入力されるとともに、例えばHDMI(High Definition Multimedia Interface)規格に準じたLSIからなるデータ変換部23に入力される。クロック生成部22では、入力されたバイフェーズ変調データからそれに同期し、且つバイフェーズ変調データの整数倍の周波数の同期クロックが生成され、同期クロックはデータ変換部23に出力される。
データ変換部23では、バイフェーズ変調データが、入力された同期クロックを用いてデータ変換された後、外部コネクタ部24に出力される。データ変換部23には、ADコンバータ部25からディジタル信号としてのビデオデータが入力され、バイフェーズ変調データは、データ変換部23においてオーディオデータにビデオデータが含まれる信号に変換される。オーディオデータにビデオデータを含ませた信号は、外部コネクタ部24に接続されている、例えばレシーバ等の外部機器に対して出力される。
ここで、IEC60958規格のバイフェーズ変調データの伝送フォーマットは、図8に示すように、複数(例えば192個)のフレームを含むブロックによって構成され、各フレームは、2つのサブフレームからなる。サブフレームは、プリアンブル31とチャンネル32とからなり、チャンネル32に実際のバイフェーズ変調データが格納されている。なお、図中、プリアンブル31の「B」は、そのフレームがブロックの先頭であることを示すとともに、そのチャンネル32のデータが左音声チャンネル用であることを示し、「M」はそのチャンネル32のデータが左音声チャンネル用であることを示し、「W」はそのチャンネル32のデータが右音声チャンネル用であることをそれぞれ示している。
バイフェーズ変調データは、図9に示すように、ビットごとのデータの値(「0」又は「1」)を表すのに、各ビットを2つのシンボルの組み合わせで表現したものである。例えばデータ「0」は「00」又は「11」といったシンボルで表され、データ「1」は「10」又は「01」といったシンボルで表される。
バイフェーズ変調データは、1ビットを表す2つのシンボルのうちの前半のシンボルが、直前のビットの後半のシンボルと異なるといった特性がある。このような特性を有するバイフェーズ変調データを用いることにより、クロック生成部22においてバイフェーズ変調データから同期クロックを容易に抽出することができ、データ変換部23において受信側機器に対してオーディオデータ等を転送する場合に、それを利用することができる。
ここで、バイフェーズ変調データが上記回路においてデコーダ部21からデータ変換部23に伝送されるとき、それらの間の伝送路が比較的長いと、信号自体の減衰やノイズの影響によってバイフェーズ変調データの波形がなまることがある。すなわち、デコーダ部21から出力されるバイフェーズ変調データの波形は、例えばバイフェーズ変調データのシンボルが1と0とを交互に繰り返すデータの場合、デューティ比がほぼ50%を維持した適正な矩形波とされるが、データ変換部23に到達するときには、図10に示すように、なまった波形になる。
データ変換部23では、所定の閾値に基づいて到達したバイフェーズ変調データの波形を整形するのであるが、バイフェーズ変調データの波形がなまっていると、図10に示すように、デューティ比が正確に50%とならず(ハイレベルの区間THとローレベルの区間TLが同じにならず)、元のバイフェーズ変調データを正確に再現できないといったことが生じる。そのため、データ変換部23でバイフェーズ変調データを適切にデータ変換処理することができなくなるといった問題点が生じていた。
本願発明は、上記した事情のもとで考え出されたものであって、矩形波信号を伝送するための伝送路が比較的長くとも容易な構成で適切に波形整形することのできる信号伝送回路を提供することを、その課題とする。
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
本願発明の第1の側面によって提供される信号伝送回路は、矩形波信号を所定の伝送路を介して伝送する信号伝送回路であって、前記矩形波信号と同期しかつその矩形波信号の整数倍の周波数を有するクロック信号を生成するクロック生成手段と、前記矩形波信号を前記クロック信号に基づいてラッチすることにより前記矩形波信号を波形整形する波形整形手段と、が設けられたことを特徴としている(請求項1)。なお、前記矩形波信号は、バイフェーズ変調信号であるとよい(請求項7)。また、前記クロック生成手段は、前記矩形波信号に基づいて前記クロック信号を生成するものでもよい(請求項2)。
この発明によれば、矩形波信号は、クロック生成手段から生成されたクロック信号又は矩形波信号自体から生成されたクロック信号により波形整形手段によってラッチされて出力される。すなわち、波形整形手段は、矩形波信号のレベルが所定の閾値を上回った直後のクロック信号の立ち上がりのタイミングでハイレベルを出力し、矩形波信号のレベルが閾値を下回った直後のクロック信号の立ち上がりのタイミングでローレベルを出力する(請求項4)。そのため、例えば矩形波信号が1と0とを繰り返すようなデータ(矩形波信号がバイフェーズ変調データである場合、シンボル)を有する信号である場合、そのデューティ比をほぼ50%に維持することができ、矩形波信号を元の矩形波信号どおりに波形整形することができる。従って、矩形波信号の伝送路による波形なまりを抑制することができ、後段の回路において適切なデータ処理を行うことができる。
好ましい実施の形態によれば、前記波形整形手段の前段には、前記矩形波信号に基づいて生成されるクロック信号を分周する分周手段が設けられており、前記分周手段は、分周したクロック信号を前記波形整形手段に対して出力するとよい(請求項3)。
他の好ましい実施の形態によれば、前記波形整形手段は、フリップ・フロップによって構成されているとよい(請求項5)。
他の好ましい実施の形態によれば、前記伝送回路には、前記矩形波信号を外部機器に出力するための出力回路が設けられ、前記波形整形手段は、前記伝送回路において前記出力回路の前段近傍に設けられているとよい(請求項6)。
本願発明の第2の側面によって提供される音声再生装置は、本願発明の第1の側面によって提供される信号伝送回路を含むことを特徴としている(請求項7)。
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
<実施例1>
図1は、本願発明の実施例1にかかる信号伝送回路が適用される例えばDVDプレイヤの内部回路構成を示すブロック図である。この音声再生装置としてのDVDプレイヤは、DVDを再生するためのものであるが、CD(Compact Disc)やMD(Mini Disc)を再生することも可能とされている。また、図1には、オーディオデータに関連する構成のみを示している。
図1は、本願発明の実施例1にかかる信号伝送回路が適用される例えばDVDプレイヤの内部回路構成を示すブロック図である。この音声再生装置としてのDVDプレイヤは、DVDを再生するためのものであるが、CD(Compact Disc)やMD(Mini Disc)を再生することも可能とされている。また、図1には、オーディオデータに関連する構成のみを示している。
この信号伝送回路は、デコーダ部1と、クロック生成部2と、ラッチ部3と、データ変換部4と、ADコンバータ部5と、外部コネクタ部6とによって構成されている。
デコーダ部1は、DVD等に記録されているオーディオデータを読み出すための図示しないピックアップ部からのオーディオデータをデコードしてバイフェーズ変調データに変換するものである。
クロック生成部2は、例えばバイフェーズ変調データのサンプリングレートを変換するためのSRC(Sampling Rate Converter)として機能するLSIによって構成されており、バイフェーズ変調データからそれに同期する同期クロックを生成する機能をも有している。この同期クロックは、後述するデータ変換部4においてバイフェーズ変調データを外部機器に出力する際に用いられるものである。
クロック生成部2は、図2に示すように、プリアンブル検出部11とPLL(Phase Locked Loop)部12とからなる。プリアンブル検出部11は、バイフェーズ変調データのサブフレームのプリアンブル31(図7参照)を検出するためのものである。
PLL部12は、サブフレームのチャンネル32に含まれるバイフェーズ変調データから同期クロックを生成するものである。PLL部12は、位相比較部13、ローパスフィルタ(LPF)14、VCO(電圧制御発振器)15、及び分周回路(1/N)16によって概略構成されている。
この構成によると、チャンネル32に含まれるバイフェーズ変調データの波形は、位相比較部13において分周回路16の出力波形と比較され、位相比較部13における比較結果に相当する誤差電圧がローパスフィルタ14を介してVCO15に与えられる。VCO15は、誤差電圧に基づいて制御され、内部で発振される基準周波数信号の周波数を変化させて出力する。VCO15の出力は、同期クロックとしてラッチ部3に出力されるともに、分周回路16において例えば1/2に分周され、位相比較部13に帰還されて位相比較される。このようにして、バイフェーズ変調データから同期クロックが生成される。
図1に戻り、ラッチ部3は、例えばD−フリップ・フロップによって構成されており、クロック生成部2から出力されクロック入力端子CKから入力される同期クロックに基づいて、データ入力端子Dから入力されるバイフェーズ変調データをラッチした後、それをデータ変換部4に対してデータ出力端子Qから出力するものである。
D−フリップ・フロップは、クロック入力端子CKに入力される同期クロックの立ち上がりタイミングでデータ入力端子Dに入力される信号の状態(レベル状態)をラッチし、その状態と同一状態の信号をデータ出力端子Qから出力する。すなわち、クロック入力端子CKに入力される同期クロックの立ち上がりタイミングで、データ入力端子Dに入力される信号のレベルがD−フリップ・フロップの駆動電圧の1/2(閾値に相当)より高いレベルであれば、データ出力端子Qから出力される信号のレベルはハイレベルとなり、D−フリップ・フロップの駆動電圧の1/2(閾値に相当)より低いレベルであれば、データ出力端子Qから出力される信号のレベルはローレベルとなる。
従って、ラッチ部3は、図3に示すように、バイフェーズ変調データのレベルが、設定された所定の閾値(本実施形態ではD−フリップ・フロップの駆動電圧の1/2のレベル)を上回った直後の同期クロックの立ち上がりのタイミングで出力端子Qからハイレベルを出力する。また、ラッチ部3は、バイフェーズ変調データのレベルが、閾値を下回った直後の同期クロックの立ち上がりのタイミングで出力端子Qからローレベルを出力する(ハイレベルからローレベルに変化させる)。さらに、ラッチ部3は、同期クロックの立ち上がりのタイミングで入力端子Dから入力されるレベルに変化がない場合には、出力端子Qのレベルを維持する。
そのため、ラッチ部3の出力端子Qから出力されるバイフェーズ変調データの波形は、同期クロックの立ち上がりのタイミングに同期した信号波形となり、しかもバイフェーズ変調データのレベルが閾値より大きい期間と閾値より小さい期間とがそれぞれ同期クロックの周期τの整数倍の期間となる信号波形となる。従って、整形後のバイフェーズ変調データは、例えばシンボルが「1」と「0」とを交互に有するデータであるとき、そのシンボル「1」及びシンボル「0」に対応するハイレベルの区間TH及びローレベルの区間TLの時間がほぼ等しい波形(図3の例では、TH=TL=2τとなっている)となる。つまり、デューティ比がほぼ50%に維持され、かつ波形なまりのない矩形波信号を出力することができる。
ラッチ部3に入力される元のバイフェーズ変調データとラッチ部3から出力されるバイフェーズ変調データとは、そのハイレベル又はローレベルに変化するタイミングに時間的なずれが生じているが(例えば図3のA参照)、ラッチ部3から出力されるバイフェーズ変調データは同期クロックと同期がとられており、データ変換部4においてこの同期クロックに基づいてデータ変換処理を行うので、適切なデータ変換処理を行うことができる。
また、ラッチ部3は、データ変換部4の前段に可及的に近接されて設けられることが望ましい。すなわち、ラッチ部3とデータ変換部4との間に設けられるバイフェーズ変調データが伝送される信号線L(図1参照)が可及的に短くなることが望ましい。このようにすれば、ラッチ部3において波形整形されたバイフェーズ変調データの波形に伝送路が長いために再び波形なまりが生じる可能性を抑制することができるからである。
データ変換部4は、HDMI規格のLSIによって構成されており、ラッチ部3においてラッチされたバイフェーズ変調データと、クロック生成部2において生成された同期クロックとを入力し、バイフェーズ変調信号を所定のデータに変換して外部コネクタ部6に出力するものである。例えば、図1に示す回路構成においては、ADコンバータ部5がデータ変換部4に接続されている。ADコンバータ部5は、同軸コネクタ7を通じて入力されたアナログ信号としてのビデオデータをディジタル信号としてのビデオデータに変換するものである。データ変換部4は、ADコンバータ部5からのビデオデータを入力して、バイフェーズ変調データにビデオデータを含ませて、それを外部コネクタ部6に出力する。
外部コネクタ部6は、それに接続される例えばレシーバといった受信側機器に接続されるときの図示しないケーブルを接合するためのものである。データ変換部4から送られたバイフェーズ変調データにビデオデータを含ませたデータは、外部コネクタ部6を介して受信側機器に転送される。
次に、上記構成による作用について説明する。
例えば、DVDを再生する場合を説明すると、デコーダ部1では、図示しないピックアップ部で読み取られたDVDのディジタルデータがバイフェーズ変調データにデコードされる。DVDのバイフェーズ変調データは、ラッチ部3に入力されるとともに、クロック生成部2に入力され、それに同期した同期クロックが生成される。すなわち、クロック生成部2では、プリアンブル検出部11においてプリアンブル31が検出され、PLL部12においてチャンネル32のバイフェーズ変調データに基づいて同期クロックが生成される。
PLL部12において生成された同期クロックは、データ変換部4に出力されるとともに、ラッチ部3に出力される。ラッチ部3では、図3に示したように、入力端子Dから入力されたバイフェーズ変調データのレベルが所定の閾値を上回ったとき、その直後の同期クロックの立ち上がりで出力端子Qからハイレベルを出力する(図3のT1参照)。次の同期クロックの立ち上がりでは(図3のT2参照)、入力端子Dから入力されたバイフェーズ変調データのレベルの変化はないので、出力端子Qから出力されるレベルは維持される。また、入力端子Dから入力されたバイフェーズ変調データのレベルが所定の閾値を下回ったとき、その直後の立ち上がりで出力端子Qからローレベルを出力する(図3のT3参照)。次の同期クロックの立ち上がりでは(図3のT4参照)、入力端子Dから入力されたバイフェーズ変調データのレベルの変化はないので、出力端子Qから出力されるレベルは維持される。ラッチ部3は、以降、入力端子Dから入力されるバイフェーズ変調データに応じて出力端子Qを変化させて出力する。
このように、ラッチ部3から出力されるバイフェーズ変調データの波形は、同期クロックの立ち上がりのタイミングに同期した信号波形となる。また、ラッチ部3からの出力波形は、バイフェーズ変調データのレベルが所定の閾値より大きくなる期間(ハイレベル期間TH)と小さくなる期間(ローレベル期間TL)とが同期クロックの周期τの整数倍の期間に設定された矩形波信号となる。
バイフェーズ変調データのレベルが所定の閾値より大きい期間と小さい期間とをそれぞれハイレベルとローレベルとに波形整形する従来の方法では、バイフェーズ変調データの波形がなまることによってそのレベルが閾値より大きくなるタイミング若しくは閾値より小さくなるタイミングが変化し、これによりハイレベル期間TH及びローレベル期間TLが変動する、すなわち、バイフェーズ変調データのデューティ比が変動することになる。
本実施形態では、波形のなまったバイフェーズ変調データを、ラッチ部3によりハイレベル期間THとローレベル期間TLとが同期クロックの周期τの整数倍の期間となる矩形波信号に変換しているので、上記従来方法においてバイフェーズ変調データの波形がなまることによって生じるハイレベル期間THとローレベル期間TLの変動が改善され、バイフェーズ変調データのデューティ比の変動を抑制することができる。
すなわち、バイフェーズ変調データの波形がなまることによって、例えばハイレベル期間THが微小時間ΔTだけ増加し、ローレベル期間TLが微小時間ΔTだけ減少した場合、従来の方法では、デューティ比は(TH+ΔT)/(TH+TL)=(T+ΔT)/2T(TH=TLの場合)となり、50%からずれることになるが、本実施形態では、ハイレベル期間TH及びローレベル期間TLがΔTだけ変化しても、ラッチ部3から出力される矩形波信号のハイレベル期間TH及びローレベル期間TLはNτ(Nは整数)となるため、デューティ比はTH/(TH+TL)=Nτ/2Nτ=0.5となり、データ変換部4に入力されるバイフェーズ変調データは、デューティ比が50%に維持され、かつ波形なまりのない矩形波信号となる。
この矩形波信号(バイフェーズ変調データ)は、ラッチ部3の出力端子Qから信号線Lを介してデータ変換部4に送られ、クロック生成部2において生成された同期クロックに基づいて、ADコンバータ部5から送られるビデオデータを含んだデータに変換される。このとき、バイフェーズ変調データは、上記のようにデューティ比がほぼ50%に維持され、かつ波形なまりのない矩形波信号であるため、データ変換部4では、適切にデータ変換処理が行われる。また、バイフェーズ変調データは、図3のAに示したように、ラッチ部3に入力されたバイフェーズ変調データに比べ、若干の時間遅れを生じているが、データ変換部4において同期クロックに同期しているため、このときの時間遅れは不都合を生じさせるものではない。
データ変換部4においてデータ変換されたビデオデータを含むバイフェーズ変調データは、外部コネクタ部6を通じて受信側機器に出力される。
<実施例2>
図4は、実施例2にかかる信号伝送回路が適用されるDVDプレイヤの内部回路構成を示すブロック図である。
図4は、実施例2にかかる信号伝送回路が適用されるDVDプレイヤの内部回路構成を示すブロック図である。
この実施例2では、バイフェーズ変調データを出力するデコーダが複数設けられ、クロック生成部2′が、入力された複数のバイフェーズ変調データのうちのいずれか一つを選択可能とされ、選択されたバイフェーズ変調データから同期クロックを生成する構成とされている点で実施例1の構成と相違している。また、ラッチ部3の後段には、データ変換部4に代えて、トランスTが接続され、トランスTの後段には、同軸コネクタ18が接続されている点で実施例1と相違している。その他の構成については、実施例1の構成と略同様である。
この実施例では、DVDのオーディオデータをバイフェーズ変調データにデコードするためのDVDデコーダ部1A、CDのオーディオデータをバイフェーズ変調データにデコードするためのCDデコーダ部1B、及びMDのオーディオデータをバイフェーズ変調データにデコードするためのMDデコーダ部1Cが設けられている。これらのデコーダ部1A,1B,1Cには、図示しないピックアップ部が接続され、各デコーダ部1A,1B,1CにDVD,CD,MDのオーディオデータが与えられている。
各デコーダ部1A,1B,1Cには、クロック生成部2′が接続されている。クロック生成部2′には、例えば異なる3種類のバイフェーズ変調データの入力を切り替える切替スイッチ17が設けられており、この切替スイッチ17の切替動作によって、入力される例えばDVDのバイフェーズ変調データ、CDのバイフェーズ変調データ、及びMDのバイフェーズ変調データ等のうちいずれか一つのバイフェーズ変調データが選択される。なお、切替スイッチ17は、図示しないマイクロコンピュータによって切替制御される。
切替スイッチ17によって選択されたいずれかのバイフェーズ変調データは、PLL部12′に入力され、PLL部12′において同期クロックが生成される。なお、実施例2にかかるPLL部12′では、実施例1において説明したプリアンブル検出部11を含む構成とされている。クロック生成部2′は、バイフェーズ変調データ及びPLL部12′において生成された同期クロックをラッチ部3に出力する。
トランスTは、この伝送回路のインピーダンスと、バイフェーズ変調データの信号が伝送される同軸ケーブルのインピーダンスとを整合させるためのものである。トランスTの一次側には、ラッチ部3の出力端子Qに接続されている。トランスTの二次側には、同軸コネクタ18が接続されている。
この構成によれば、切替スイッチ17によって複数種類のバイフェーズ変調データのうち、マイクロコンピュータからの制御指令によりいずれか一つのバイフェーズ変調データが選択され、選択されたバイフェーズ変調データは、PLL部12に入力され、同期クロックが生成される。生成された同期クロック及びバイフェーズ変調データは、ラッチ部3に出力され、バイフェーズ変調データは、この同期クロッに基づいてラッチされる。この場合、ラッチ部3におけるラッチ動作は、実施例1の処理動作と同様である。従って、この実施例2の構成においても、実施例1の作用効果と同様の作用効果を奏する。
ラッチ部3から出力されたバイフェーズ変調データは、トランスTによってインピーダンスが整合され、同軸コネクタ18、及び図示しない同軸ケーブルを通じて受信側機器に出力される。
<実施例3>
図5は、実施例3にかかる信号伝送回路が適用されるDVDプレイヤの内部回路構成を示すブロック図である。
図5は、実施例3にかかる信号伝送回路が適用されるDVDプレイヤの内部回路構成を示すブロック図である。
この実施例3では、実施例1の構成に加えて、ラッチ部3の前段に、同期クロックを分周するための分周部8が設けられている。すなわち、実施例1に対して同期クロロックの周波数を低くするようにしたものである。この分周部8の出力は、ラッチ部3に対して同期クロックとして与えられ、ラッチ部3においてこの分周された同期クロックに基づいてバイフェーズ変調データがラッチされる。従って、実施例3の構成では、実施例1の構成に比べて、周波数の低い同期クロックによってバイフェーズ変調データがラッチされるので、ラッチ部3にて矩形波信号を生成する際のジッタを低減することができ、データ変換部4に入力されるバイフェーズ変調データのデューティ比をより安定して略50%に維持することができる。
図5において、分周部8は、例えばD−フリップ・フロップによって構成されており、クロック生成部2においてバイフェーズ変調データから生成された同期クロックを例えば1/n(nは整数)に分周するものである。
クロック生成部2の同期クロックを出力する端子は、分周部8のクロック端子CKに接続され、分周部8の出力端子Qは、ラッチ部3のクロック端子CKに接続されている。また、分周部8の出力反転端子Q(/)は、そのデータ入力端子Dに接続されているとともに、データ変換部4の同期クロックが入力される端子に接続されている。
この構成により、クロック生成部2において生成された同期クロックは、分周部8において例えば1/2に分周され、それが同期クロックとして、ラッチ回路3に入力される。ラッチ回路3では、クロック生成部2から出力される同期クロックの1/2の周波数の同期クロック(周期2τ)が与えられ、それに基づいてバイフェーズ変調データがラッチされる。
ラッチ部3から出力される矩形波信号のハイレベル期間TH及びローレベル期間TLは同期クロックの周期τに対してNτであり、通常、整数NはTH=TL≦Nτを満たす最小の整数値となる。従って、実施例1の構成において、ラッチ部3から出力される矩形波信号のハイレベル期間TH及びローレベル期間TLが周期τのN倍とすると、実施例3の構成では、ハイレベル期間TH及びローレベル期間TLが周期2τの略(N/2)(N/2が整数の場合はN/2、N/2が整数でない場合はN/2を超える最小の整数値)倍となる矩形波信号がラッチ回路3から出力される。
もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。例えば、上記実施形態では、音声再生装置としての一例としてDVDプレイヤについて説明したが、DVDプレイヤに限らず、アンプ、レシーバ等といった音声再生装置に本願発明を適用するようにしてもよい。そのため、再生されるディスクとしては、DVD、CD、及びMDに限るものではない。
また、クロック生成部2としては、上記実施形態で説明したSRCに代えて、DIR(Digital Audio Interface Receiver)で構成されるLSIが採用されてもよい。また、データ変換部4としては、上記実施形態で説明したHDMIに代えて、IEEE1394(Institute of Electrical & Electronics Engineers 1394)規格のインターフェース回路が用いられてもよい。
また、上記実施形態では、ラッチ部3のクロック入力端子CKに入力されるクロックとして、データ変換部4にバイフェーズ変調データとともに入力される、クロック生成部2で生成される同期クロックを用いたが、バイフェーズ変調データのデューティ比を改善するための本願発明に係るクロックは、バイフェーズ変調データと同期しかつ当該バイフェーズ変調データの周波数の整数倍の周波数を有するものであればよく、この条件を満たすものであれば、クロック生成部2で生成される同期クロック以外のクロックを用いることができる。
例えば、図6に示すように、クロック生成部2に代えて、バイフェーズ変調データの周波数の整数倍の周波数を有する所定のクロックを発生するクロック発生器19とこのクロック発生器19で発生したクロックの位相をバイフェーズ変調データに同期させる同期化回路20とで構成されたクロック生成部2’を設けてもよい。
1 デコーダ部
2 クロック生成部
3 ラッチ部
4 データ変換部
5 ADコンバータ部
6 外部コネクタ部
2 クロック生成部
3 ラッチ部
4 データ変換部
5 ADコンバータ部
6 外部コネクタ部
Claims (8)
- 矩形波信号を所定の伝送路を介して伝送する信号伝送回路であって、
前記矩形波信号と同期しかつその矩形波信号の整数倍の周波数を有するクロック信号を生成するクロック生成手段と、
前記矩形波信号を前記クロック信号に基づいてラッチすることにより前記矩形波信号を波形整形する波形整形手段と、が設けられたことを特徴とする、信号伝送回路。 - 前記クロック生成手段は、前記矩形波信号に基づいて前記クロック信号を生成することを特徴とする、請求項1に記載の信号伝送回路。
- 前記波形整形手段の前段には、前記矩形波信号に基づいて生成されるクロック信号を分周する分周手段が設けられており、
前記分周手段は、分周したクロック信号を前記波形整形手段に対して出力する、請求項2に記載の信号伝送回路。 - 前記波形整形手段は、
前記矩形波信号のレベルが所定の閾値を上回った直後の前記同期クロックの立ち上がりのタイミングでハイレベルを出力し、前記矩形波信号のレベルが前記閾値を下回った直後の前記同期クロックの立ち上がりのタイミングでローレベルを出力する、請求項1ないし3のいずれかに記載の信号伝送回路。 - 前記波形整形手段は、フリップ・フロップによって構成されている、請求項1ないし4のいずれかに記載の信号伝送回路。
- 前記伝送路には、前記矩形波信号を外部機器に出力するための出力回路が設けられ、
前記波形整形手段は、前記伝送路において前記出力回路の前段近傍に設けられている、請求項1ないし5のいずれかに記載の信号伝送回路。 - 前記矩形波信号は、バイフェーズ変調信号である、請求項1ないし6のいずれかに記載の信号伝送回路。
- 請求項1ないし7のいずれかに記載の信号伝送回路を含むことを特徴とする、音声再生装置。
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JP2004155960A JP2005341116A (ja) | 2004-05-26 | 2004-05-26 | 信号伝送回路及びそれを備えた音声再生装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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EP2126909A1 (en) * | 2007-01-26 | 2009-12-02 | Samsung Electronics Co., Ltd. | Method of and apparatus for recording/reproducing data on/from holographic storage medium |
JP2011508930A (ja) * | 2008-01-04 | 2011-03-17 | シリコン イメージ,インコーポレイテッド | 電子デバイス接続用コントロールバス |
-
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- 2004-05-26 JP JP2004155960A patent/JP2005341116A/ja active Pending
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EP2126909A1 (en) * | 2007-01-26 | 2009-12-02 | Samsung Electronics Co., Ltd. | Method of and apparatus for recording/reproducing data on/from holographic storage medium |
EP2126909A4 (en) * | 2007-01-26 | 2010-03-24 | Samsung Electronics Co Ltd | METHOD AND APPARATUS FOR RECORDING / REPRODUCING DATA ON / FROM HOLOGRAPHIC RECORDING MEDIUM |
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