JP3000334B2 - デジタル・デコード装置及び方法 - Google Patents
デジタル・デコード装置及び方法Info
- Publication number
- JP3000334B2 JP3000334B2 JP7018648A JP1864895A JP3000334B2 JP 3000334 B2 JP3000334 B2 JP 3000334B2 JP 7018648 A JP7018648 A JP 7018648A JP 1864895 A JP1864895 A JP 1864895A JP 3000334 B2 JP3000334 B2 JP 3000334B2
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- JP
- Japan
- Prior art keywords
- signal
- transition
- digital signal
- digitally
- decoding
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、シリアル・デジタル信
号をデコードする装置及び方法、特に、２相マーク（bi
phase-mark）でエンコードされたシリアル・デジタル信
号をデジタル的にデコードする装置及び方法に関する。
号をデコードする装置及び方法、特に、２相マーク（bi
phase-mark）でエンコードされたシリアル・デジタル信
号をデジタル的にデコードする装置及び方法に関する。
【０００２】
【従来の技術】デジタル・オーディオ信号を伝送するた
めの国際標準規格は、ＡＥＳ−３・１９９２である。こ
の標準規格においては、デジタル・オーディオ信号をシ
リアル信号とした後に、エンコードして、極性が任意で
ある信号を形成する。２相マークとして知られているこ
のエンコード法では、デジタル・オーディオ信号をエン
コードして、各ビット間隔（周期）の終わりにて各ビッ
トの遷移が逆極性になるようにしている。ロジック
「１」では、ビット間隔の途中で付加的な遷移が生じ
る。このようにエンコードされた信号、即ち、２相マー
クでエンコードされたシリアル・デジタル・オーディオ
信号をデコードするには、このエンコードされたオーデ
ィオ信号からクロック信号を抽出すると共に、信号内容
を表すロジック「１」及び「０」のシーケンスを抽出す
る必要がある。なお、２相マークでエンコードされたシ
リアル・デジタル（オーディオ）信号を、以下単に２相
マーク・エンコード・シリアル・デジタル（オーディ
オ）信号と呼ぶ。
めの国際標準規格は、ＡＥＳ−３・１９９２である。こ
の標準規格においては、デジタル・オーディオ信号をシ
リアル信号とした後に、エンコードして、極性が任意で
ある信号を形成する。２相マークとして知られているこ
のエンコード法では、デジタル・オーディオ信号をエン
コードして、各ビット間隔（周期）の終わりにて各ビッ
トの遷移が逆極性になるようにしている。ロジック
「１」では、ビット間隔の途中で付加的な遷移が生じ
る。このようにエンコードされた信号、即ち、２相マー
クでエンコードされたシリアル・デジタル・オーディオ
信号をデコードするには、このエンコードされたオーデ
ィオ信号からクロック信号を抽出すると共に、信号内容
を表すロジック「１」及び「０」のシーケンスを抽出す
る必要がある。なお、２相マークでエンコードされたシ
リアル・デジタル（オーディオ）信号を、以下単に２相
マーク・エンコード・シリアル・デジタル（オーディ
オ）信号と呼ぶ。
【０００３】アメリカ合衆国テキサス州オーティンのク
リスタル・セミコンダクタ・コーポレイション製ＣＳ８
４１１型の如き従来技術では、アナログ・デコード技法
を用いている。この技法では、アナログ位相ロック・ル
ープを具えているデコーダに、２相マーク・エンコード
・シリアル・デジタル・オーディオ信号を入力する。こ
のデコーダは、このシリアル・デジタル・オーディオ信
号をデコードするのに用いるクロック信号を再生する。
リスタル・セミコンダクタ・コーポレイション製ＣＳ８
４１１型の如き従来技術では、アナログ・デコード技法
を用いている。この技法では、アナログ位相ロック・ル
ープを具えているデコーダに、２相マーク・エンコード
・シリアル・デジタル・オーディオ信号を入力する。こ
のデコーダは、このシリアル・デジタル・オーディオ信
号をデコードするのに用いるクロック信号を再生する。
【０００４】
【発明が解決しようとする課題】上述の従来のアナログ
・デコード技法では、使用するデコーダが高価であり、
ジッタの影響を受けやすい。よって、２相マーク・エン
コード・シリアル・デジタル・オーディオ信号内の遷移
が予測時間に正確に生じない場合に、デコーダは、この
オーディオ信号を常に適切にはデコードできなかった。
・デコード技法では、使用するデコーダが高価であり、
ジッタの影響を受けやすい。よって、２相マーク・エン
コード・シリアル・デジタル・オーディオ信号内の遷移
が予測時間に正確に生じない場合に、デコーダは、この
オーディオ信号を常に適切にはデコードできなかった。
【０００５】よって、本発明の目的は、従来のアナログ
・デコード技法より、安価であり、またジッタの影響を
受けにくい２相マーク・エンコード・シリアル・デジタ
ル信号用のデコード装置及び方法の提供にある。
・デコード技法より、安価であり、またジッタの影響を
受けにくい２相マーク・エンコード・シリアル・デジタ
ル信号用のデコード装置及び方法の提供にある。
【０００６】
【課題を解決するための手段】本発明は、ＡＥＳシリア
ル・デジタル・オーディオ信号の如き２相マーク・エン
コード・シリアル・デジタル信号をデジタル的にデコー
ドする装置及び方法である。サンプル・クロックによ
り、このエンコード・シリアル・デジタル信号をサンプ
リングして、このエンコード・シリアル・デジタル信号
中のエッジ（縁、即ち遷移）を検出する。この検出した
エッジがブリベット（blivet）信号を形成する。なお、
このブリベット信号は、エンコード・シリアル・デジタ
ル信号の立ち上がり又は立ち下がりエッジを表す。ブリ
ベット信号を１ビット幅のデジタル低域通過フィルタに
入力して、デコードしたクロック信号（以下、デコード
・クロック信号という）として低周波数成分を再生す
る。なお、このデコード・クロック信号は、２相マーク
・エンコード・シリアル・デジタル信号のビット間隔を
表す。また、このデコード・クロック信号が定めた各ビ
ット間隔内の中点範囲に関するウィンドウ信号も発生す
る。これらウィンドウ信号及びブリベット信号を用い
て、遷移クロック信号を得る。また、これら遷移クロッ
ク信号及びデコード・クロック信号は、各ビット間隔中
に遷移が生じるときにロジック「１」を出力すると共
に、各ビット間隔中に遷移が生じないときにロジック
「０」を出力することにより、デコードしたシリアル・
デジタル信号（以下、デコード・シリアル・デジタル信
号という）を発生する。
ル・デジタル・オーディオ信号の如き２相マーク・エン
コード・シリアル・デジタル信号をデジタル的にデコー
ドする装置及び方法である。サンプル・クロックによ
り、このエンコード・シリアル・デジタル信号をサンプ
リングして、このエンコード・シリアル・デジタル信号
中のエッジ（縁、即ち遷移）を検出する。この検出した
エッジがブリベット（blivet）信号を形成する。なお、
このブリベット信号は、エンコード・シリアル・デジタ
ル信号の立ち上がり又は立ち下がりエッジを表す。ブリ
ベット信号を１ビット幅のデジタル低域通過フィルタに
入力して、デコードしたクロック信号（以下、デコード
・クロック信号という）として低周波数成分を再生す
る。なお、このデコード・クロック信号は、２相マーク
・エンコード・シリアル・デジタル信号のビット間隔を
表す。また、このデコード・クロック信号が定めた各ビ
ット間隔内の中点範囲に関するウィンドウ信号も発生す
る。これらウィンドウ信号及びブリベット信号を用い
て、遷移クロック信号を得る。また、これら遷移クロッ
ク信号及びデコード・クロック信号は、各ビット間隔中
に遷移が生じるときにロジック「１」を出力すると共
に、各ビット間隔中に遷移が生じないときにロジック
「０」を出力することにより、デコードしたシリアル・
デジタル信号（以下、デコード・シリアル・デジタル信
号という）を発生する。
【０００７】本発明のその他の目的、利点及び新規な特
徴は、添付図を参照した以下の詳細説明から明らかにな
ろう。
徴は、添付図を参照した以下の詳細説明から明らかにな
ろう。
【０００８】
【実施例】図１は、本発明による２相マーク・エンコー
ド・シリアル・デジタル信号用のデジタル・デコード装
置のブロック図である。ＡＥＳシリアル・デジタル・オ
ーディオ信号の如き２相マーク・エンコード・シリアル
・デジタル信号がエッジ検出回路（検出手段）１０に入
力する。このエッジ検出回路１０においては、サンプル
・クロックによりクロックされる第１フリップ・フロッ
プ１２が、このＤ入力端子に供給される入力信号をサン
プリングする。サンプル・クロックは、入力信号の最高
周波数成分２倍以上である点を除いて、この入力信号と
無関係である。第１フリップ・フロップ１２のＤ入力信
号及びＱ出力信号が排他的オア・ゲート１４に入力する
ので、この排他的オア・ゲート１４は、エンコード・シ
リアル・デジタル信号の連続したサンプルを比較し、こ
の連続したサンプルのロジック状態が異なるときに出力
信号（ロジック「１」）を発生する。この排他的オア・
ゲート１４の出力信号がブリベット信号であり、入力信
号の立ち上がり又は立ち下がりエッジを表す。
ド・シリアル・デジタル信号用のデジタル・デコード装
置のブロック図である。ＡＥＳシリアル・デジタル・オ
ーディオ信号の如き２相マーク・エンコード・シリアル
・デジタル信号がエッジ検出回路（検出手段）１０に入
力する。このエッジ検出回路１０においては、サンプル
・クロックによりクロックされる第１フリップ・フロッ
プ１２が、このＤ入力端子に供給される入力信号をサン
プリングする。サンプル・クロックは、入力信号の最高
周波数成分２倍以上である点を除いて、この入力信号と
無関係である。第１フリップ・フロップ１２のＤ入力信
号及びＱ出力信号が排他的オア・ゲート１４に入力する
ので、この排他的オア・ゲート１４は、エンコード・シ
リアル・デジタル信号の連続したサンプルを比較し、こ
の連続したサンプルのロジック状態が異なるときに出力
信号（ロジック「１」）を発生する。この排他的オア・
ゲート１４の出力信号がブリベット信号であり、入力信
号の立ち上がり又は立ち下がりエッジを表す。
【０００９】ブリベット信号は、１ビット幅の低域通過
デジタル・フィルタ（フィルタ手段）１６に入力する。
このデジタル・フィルタ１６は、入力信号の低周波数成
分のみをろ波して通過するように同調されており、デコ
ードされたクロック信号、即ち、デコード・クロック信
号を発生する。このデコード・クロックは、ブリベッド
信号の低周波数成分、即ち、２相マーク・エンコード・
シリアル・デジタル信号のビット間隔を表す。デジタル
・フィルタ１６は、直列に結合され、サンプル・クロッ
クによりクロックされる複数の遅延フリップ・フロップ
２０を有するタップ付きデジタル遅延ライン１８を含ん
でいる。なお、このデジタル遅延ライン１８では、フリ
ップ・フロップ２０の前段のＱ出力端子が後段のＤ入力
端子に順次結合しており、各段のクロック端子にサンプ
ル・クロックを受け、最終段のフリップ・フロップ２０
のＱ出力端子からデコード・クロックを発生する。ま
た、デジタル・フィルタ１６は、デジタル遅延ライン１
８の２個以上のタップの信号をオア・ゲート２２に供給
して、２相マーク・エンコード・シリアル・デジタル信
号の各ビット間隔内の中点範囲に関するウィンドウ信号
を形成する。このウィンドウ信号の形成用にタップの選
択に応じて、デジタル・フィルタ１６を同調できる。
デジタル・フィルタ（フィルタ手段）１６に入力する。
このデジタル・フィルタ１６は、入力信号の低周波数成
分のみをろ波して通過するように同調されており、デコ
ードされたクロック信号、即ち、デコード・クロック信
号を発生する。このデコード・クロックは、ブリベッド
信号の低周波数成分、即ち、２相マーク・エンコード・
シリアル・デジタル信号のビット間隔を表す。デジタル
・フィルタ１６は、直列に結合され、サンプル・クロッ
クによりクロックされる複数の遅延フリップ・フロップ
２０を有するタップ付きデジタル遅延ライン１８を含ん
でいる。なお、このデジタル遅延ライン１８では、フリ
ップ・フロップ２０の前段のＱ出力端子が後段のＤ入力
端子に順次結合しており、各段のクロック端子にサンプ
ル・クロックを受け、最終段のフリップ・フロップ２０
のＱ出力端子からデコード・クロックを発生する。ま
た、デジタル・フィルタ１６は、デジタル遅延ライン１
８の２個以上のタップの信号をオア・ゲート２２に供給
して、２相マーク・エンコード・シリアル・デジタル信
号の各ビット間隔内の中点範囲に関するウィンドウ信号
を形成する。このウィンドウ信号の形成用にタップの選
択に応じて、デジタル・フィルタ１６を同調できる。
【００１０】上述のウィンドウ信号は、ブリベット信号
が表す如く、このブリベット信号の低周波数成分の間隔
（即ち、２相マーク・エンコード・シリアル・デジタル
信号のビット間隔）内であって、エッジ（即ち、このビ
ット間隔の途中で生じる付加的な遷移）を含む期間内に
生じる。このウィンドウ信号をアンド・ゲート２４の反
転入力端子に供給し、ブリベット信号をこのアンド・ゲ
ート２４の非反転入力端子に供給し、アンド・ゲート２
４の出力信号を初段のフリップ・フロップ２０のＤ入力
端子に供給する。アンド・ゲート２４は、高周波数成分
エッジ（即ち、２相マーク・エンコード・シリアル・デ
ジタル信号のビット間隔の途中で生じた付加的な遷移）
がデジタル遅延ライン１８に入るのを阻止する。このた
めに、ウィンドウ信号が低のときのみ、アンド・ゲート
２４は、ブリベット信号のエッジを通過させる。アンド
・ゲート２４を通過したこのエッジは、デジタル遅延ラ
イン１８に供給されて、デコード・クロック信号（パル
ス）を形成する。遅延ライン１８のタップに応じて、ブ
リベット信号の低周波数成分エッジ間（即ち、２相マー
ク・エンコード・シリアル・デジタル信号のビット間
隔）の中点に関するウィンドウ信号を与えるので、この
低周波数成分エッジ間に生じる遷移（即ち、このビット
間隔の途中で生じた付加的な遷移）が遅延ライン１８に
入るのをアンド・ゲート２４が阻止する。なお、オア・
ゲート２２及びアンド・ゲート２４は、通過手段を構成
する。
が表す如く、このブリベット信号の低周波数成分の間隔
（即ち、２相マーク・エンコード・シリアル・デジタル
信号のビット間隔）内であって、エッジ（即ち、このビ
ット間隔の途中で生じる付加的な遷移）を含む期間内に
生じる。このウィンドウ信号をアンド・ゲート２４の反
転入力端子に供給し、ブリベット信号をこのアンド・ゲ
ート２４の非反転入力端子に供給し、アンド・ゲート２
４の出力信号を初段のフリップ・フロップ２０のＤ入力
端子に供給する。アンド・ゲート２４は、高周波数成分
エッジ（即ち、２相マーク・エンコード・シリアル・デ
ジタル信号のビット間隔の途中で生じた付加的な遷移）
がデジタル遅延ライン１８に入るのを阻止する。このた
めに、ウィンドウ信号が低のときのみ、アンド・ゲート
２４は、ブリベット信号のエッジを通過させる。アンド
・ゲート２４を通過したこのエッジは、デジタル遅延ラ
イン１８に供給されて、デコード・クロック信号（パル
ス）を形成する。遅延ライン１８のタップに応じて、ブ
リベット信号の低周波数成分エッジ間（即ち、２相マー
ク・エンコード・シリアル・デジタル信号のビット間
隔）の中点に関するウィンドウ信号を与えるので、この
低周波数成分エッジ間に生じる遷移（即ち、このビット
間隔の途中で生じた付加的な遷移）が遅延ライン１８に
入るのをアンド・ゲート２４が阻止する。なお、オア・
ゲート２２及びアンド・ゲート２４は、通過手段を構成
する。
【００１１】ウィンドウ信号及びブリベット信号は、１
ビット幅のデジタル低域通過フィルタ１６からのデコー
ド・クロック信号と共に、ビット・デコーダ回路（デコ
ード手段）２６にも入力する。ウィンドウ信号及びブリ
ベット信号は、デコーダ用アンド・ゲート２８に入力す
る。このアンド・ゲート２８は、デコード・クロック信
号が定めたビット間隔の中央における遷移を検出し、遷
移クロック信号を発生する。この遷移クロック信号がロ
ジック「１」のときに、遷移を検出したことを表す。か
かる遷移クロック信号が第１デコード用フリップ・フロ
ップ３０をクロックし、Ｄ入力端子のロジック「１」を
そのＱ出力端子に転送する。この第１デコード用フリッ
プ・フロップ３０は、ビット間隔中の終わりにて、デコ
ード・クロック信号によりリセットされる。また、デコ
ード・クロック信号は、第２デコード用フリップ・フロ
ップ３２もクロックして、第１デコード用フリップ・フ
ロップ３０のＱ出力信号を、ロジック「１」及び「０」
のデコード出力信号としてそのＱ出力端子に発生する。
ビット間隔内に遷移がないと、第１デコード用フリップ
・フロップ３０がロジック「１」セットされず、ロジッ
ク「０」が出力に転送される。また、ビット間隔中に遷
移があると、ロジック「１」が出力に転送される。な
お、フリップ・フロップ３０及び３２が再生手段を構成
する。
ビット幅のデジタル低域通過フィルタ１６からのデコー
ド・クロック信号と共に、ビット・デコーダ回路（デコ
ード手段）２６にも入力する。ウィンドウ信号及びブリ
ベット信号は、デコーダ用アンド・ゲート２８に入力す
る。このアンド・ゲート２８は、デコード・クロック信
号が定めたビット間隔の中央における遷移を検出し、遷
移クロック信号を発生する。この遷移クロック信号がロ
ジック「１」のときに、遷移を検出したことを表す。か
かる遷移クロック信号が第１デコード用フリップ・フロ
ップ３０をクロックし、Ｄ入力端子のロジック「１」を
そのＱ出力端子に転送する。この第１デコード用フリッ
プ・フロップ３０は、ビット間隔中の終わりにて、デコ
ード・クロック信号によりリセットされる。また、デコ
ード・クロック信号は、第２デコード用フリップ・フロ
ップ３２もクロックして、第１デコード用フリップ・フ
ロップ３０のＱ出力信号を、ロジック「１」及び「０」
のデコード出力信号としてそのＱ出力端子に発生する。
ビット間隔内に遷移がないと、第１デコード用フリップ
・フロップ３０がロジック「１」セットされず、ロジッ
ク「０」が出力に転送される。また、ビット間隔中に遷
移があると、ロジック「１」が出力に転送される。な
お、フリップ・フロップ３０及び３２が再生手段を構成
する。
【００１２】よって、本発明では、２相マーク・エンコ
ード・シリアル・デジタル信号内のエッジを検出し、こ
の信号のビット間隔を定めるエッジの低周波成分からデ
コード・クロック信号を得て、このデコード・クロック
信号とビット間隔内の遷移とに応じて信号をデコードす
ることにより、２相マーク・エンコード・シリアル・デ
ジタル信号をデジタル的にデコードできる。
ード・シリアル・デジタル信号内のエッジを検出し、こ
の信号のビット間隔を定めるエッジの低周波成分からデ
コード・クロック信号を得て、このデコード・クロック
信号とビット間隔内の遷移とに応じて信号をデコードす
ることにより、２相マーク・エンコード・シリアル・デ
ジタル信号をデジタル的にデコードできる。
【００１３】
【発明の効果】上述の如く本発明によれば、簡単なデジ
タル回路で構成できるので、従来のアナログ・デコード
技法よりも安価に２相マーク・エンコード・シリアル・
デジタル信号をデコードできる。また、アナログ位相ロ
ック・ループを用いないので、ジッタの影響を受けにく
い。
タル回路で構成できるので、従来のアナログ・デコード
技法よりも安価に２相マーク・エンコード・シリアル・
デジタル信号をデコードできる。また、アナログ位相ロ
ック・ループを用いないので、ジッタの影響を受けにく
い。
【図１】本発明によるデジタル・デコード装置の好適な
実施例のブロック図である。
実施例のブロック図である。
１０ エッジ検出回路（検出手段） １６ 低域通過デジタル・フィルタ（フィルタ手段） １８ デジタル遅延ライン ２６ ビット・デコーダ回路（デコード手段）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−206997（ＪＰ，Ａ) 特開 昭63−219226（ＪＰ，Ａ) 特開 平５−235755（ＪＰ，Ａ) 特開 平７−183916（ＪＰ，Ａ) 米国特許5465268（ＵＳ，Ａ) 英国特許2285728（ＧＢ，Ｂ) 独国特許出願公開19500242（ＤＥ，Ａ １)
Claims (2)
- 【請求項１】 各ビット間隔の終わりにて各ビットの遷
移が逆極性になり、ロジック「１」ではビット間隔の途
中で遷移が生じ、ロジック「０」ではビット間隔の途中
で遷移がない２相マーク・エンコード・シリアル・デジ
タル信号をデジタル的にデコードする装置であって、 上記２相マーク・エンコード・シリアル・デジタル信号
内のエッジをデジタル的に検出してブリベット信号を発
生する検出手段と、 上記ブリベット信号をデジタル的にろ波して、上記２相
マーク・エンコード・シリアル・デジタル信号のビット
間隔を定めるデコード・クロック信号を再生するフィル
タ手段と、 上記ブリベット信号及び上記デコード・クロック信号に
応答し、上記デコード・クロック信号で決まる各ビット
間隔内の途中に、上記２相マーク・エンコード・シリア
ル・デジタル信号のエッジを表す遷移が存在するか否か
に応じて、上記２相マーク・エンコード・シリアル・デ
ジタル信号をデジタル的にデコードして、デコードされ
たシリアル・デジタル信号を発生するデコード手段とを
具えたデジタル・デコード装置。 - 【請求項２】 各ビット間隔の終わりにて各ビットの遷
移が逆極性になり、ロジック「１」ではビット間隔の途
中で遷移が生じ、ロジック「０」ではビット間隔の途中
で遷移がない２相マーク・エンコード・シリアル・デジ
タル信号をデジタル的にデコードする方法であって、 上記２相マーク・エンコード・シリアル・デジタル信号
内のエッジをデジタル的に検出してブリベット信号を発
生し、 上記ブリベット信号をデジタル的にろ波して、上記２相
マーク・エンコード・シリアル・デジタル信号のビット
間隔を定めるデコード・クロック信号を再生し、 上記ブリベット信号及び上記デコード・クロック信号に
応答し、上記デコード・クロック信号で決まる各ビット
間隔内の途中に、上記２相マーク・エンコード・シリア
ル・デジタル信号のエッジを表す遷移が存在するか否か
に応じて、上記２相マーク・エンコード・シリアル・デ
ジタル信号をデジタル的にデコードして 、デコードされ
たシリアル・デジタル信号を発生する ことを特徴とする
デジタル・デコード方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/181,512 US5465268A (en) | 1994-01-14 | 1994-01-14 | Digital decoding of biphase-mark encoded serial digital signals |
| US08/181,512 | 1994-01-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273811A JPH07273811A (ja) | 1995-10-20 |
| JP3000334B2 true JP3000334B2 (ja) | 2000-01-17 |
Family
ID=22664585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7018648A Expired - Fee Related JP3000334B2 (ja) | 1994-01-14 | 1995-01-11 | デジタル・デコード装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5465268A (ja) |
| JP (1) | JP3000334B2 (ja) |
| CA (1) | CA2139548C (ja) |
| DE (1) | DE19500242A1 (ja) |
| GB (1) | GB2285728B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696800A (en) * | 1995-03-22 | 1997-12-09 | Intel Corporation | Dual tracking differential manchester decoder and clock recovery circuit |
| US5822326A (en) * | 1996-05-10 | 1998-10-13 | Tektronix, Inc. | Synchronizing digital audio signals |
| US6249555B1 (en) * | 1997-07-14 | 2001-06-19 | Grass Valley (Us) Inc. | Low jitter digital extraction of data from serial bitstreams |
| US6388717B1 (en) * | 1999-01-20 | 2002-05-14 | Harris Corporation | Digital television transmitting system having data and clock recovering circuit |
| WO2000052692A1 (fr) * | 1999-03-02 | 2000-09-08 | Matsushita Electric Industrial Co., Ltd. | Dispositif demodulant de signal d'interface audio numerique |
| DE19932692A1 (de) * | 1999-07-15 | 2001-01-18 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Verfahren zur Abtastung biphase codierter digitaler Signale |
| US6782300B2 (en) * | 2000-12-05 | 2004-08-24 | Cirrus Logic, Inc. | Circuits and methods for extracting a clock from a biphase encoded bit stream and systems using the same |
| US7664214B2 (en) * | 2002-09-24 | 2010-02-16 | Standard Microsystems Corporation | System and method for transferring data among transceivers substantially void of data dependent jitter |
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