JP2001160832A - シリアルデータ受信回路およびシリアルデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】デジタルオーディオシステムにおいて、シリア
ルデータ入力中のヘッダ部分を抽出して生成したフレー
ム同期信号を参照信号としてジッタの少ないＰＬＬ出力
クロックを生成し、システムクロックとして使用する。 【解決手段】一定周期のフレーム毎にＰＷＭ方式のシリ
アルデータ部分のほかに最大パルス幅を有する特殊情報
部分を含むシリアルデータ入力から、基準クロック信号
を用いて最大パルス幅部分を抽出し、一定周期のフレー
ム成分信号を出力するフレーム成分抽出回路10と、フレ
ーム成分信号に同期してフレーム同期信号を生成するフ
レーム同期信号生成回路11と、フレーム同期信号を参照
信号とするクロック発生タイプの位相比較回路を使用し
たＰＬＬ回路12とを具備し、半導体集積回路チップ上に
形成されてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータ受
信回路およびそれを用いたシリアルデータ処理装置に係
り、特にシリアルデータの各フレームの特殊情報部分を
抽出するフレーム抽出回路およびその抽出信号を参照す
るＰＬＬ（位相同期ループ）回路に関するもので、例え
ばデジタルオーディオシステムのようなシリアルデータ
伝送システムに使用されるものである。

【０００２】

【従来の技術】シリアルデータ伝送を行うシステムとし
て、例えば光ケーブルを用いてデジタルオーディオデー
タを伝送するデジタルオーディオシステムがある。

【０００３】図７は、デジタルオーディオインターフェ
ースに用いられているIEC958準拠のシリアルデータの転
送フォーマットの一例を示している。

【０００４】このシリアルデータ転送フォーマットは、
一定周期の各フレーム毎に、シリアルなプリアンブル情
報Preambleと例えば１６ビットの標本化データDATAある
いはそのエンコードデータを含むソースコーディングデ
ータをビットレートクロックを用いてバイフェーズマー
ク変調するPWM 方式を採用している。

【０００５】この場合、ビットレートクロックの“Ｈ”
レベルの期間（半サイクル）をＴで表わすと、各フレー
ムのデータ部分のパルス幅は１Ｔあるいは２Ｔのいずれ
かであるが、各フレームのプリアンブル情報Preambleの
うちで先頭を表わすヘッダ部分（あるいは特殊な情報が
含まれている部分）のパルス幅は３Ｔを持つ。

【０００６】図８は、従来のデジタルオーディオシステ
ムの一例を示すブロック図である。ＰＬＬ回路81は、図
７に示したようなIEC958準拠のシリアルデータ入力を参
照信号とし、シリアルデータ入力に同期してビットレー
トクロックよりも十分速いシステムクロックを生成す
る。

【０００７】ＤＳＰ（デジタルシグナルプロセッサ）82
は、前記システムクロックを使って前記シリアルデータ
入力からヘッダ部の情報およびデータ部のデータの抽出
を行なう。

【０００８】ＤＡＣ（デジタルアナログコンバータ）83
は、前記ＤＳＰ82で抽出されたデジタルデータを前記シ
ステムクロックを使ってＤＡ変換し、アナログオーディ
オ信号を復調する。

【０００９】図９は、図８中のＰＬＬ回路81の一例を示
すブロック図である。

【００１０】このＰＬＬ回路は、前記シリアルデータ入
力（PWM データ）を参照信号とするクロック再生タイプ
（クロックリカバリータイプ）の位相比較回路84と、こ
の位相比較回路84の出力側に接続されたＬＰＦ（ロウパ
スフィルタ）85と、このＬＰＦ85の出力側に接続された
ＶＣＯ（電圧制御発振回路）86と、このＶＣＯ86の出力
信号を分周して前記位相比較回路84の比較入力として供
給する帰還ループとからなる。

【００１１】このＰＬＬ回路により、シリアルデータ入
力に同期し、かつ、そのビットレートよりも十分速い
（伝送データレート以上の）システムクロックを生成す
ることができる。

【００１２】図１０（ａ）は、図９中のクロック再生タ
イプの位相比較回路84の一例を示す回路図である。図１
０（ｂ）は、同図（ａ）の動作例を示すタイミング波形
図である。

【００１３】図１０（ａ）に示すクロック再生タイプの
セルフアライン型の位相比較回路は、シリアルデータ通
信などによく使用されており、参照信号と比較入力との
位相差に応じてアップ（UP）信号あるいはダウン（DN）
信号が出力し、位相差が零の場合にはアップ信号とダウ
ン信号のパルス幅が等しくなる論理回路91と、この論理
回路91から出力するアップ信号UPおよびダウン信号DNが
入力するチャージポンプ回路(Charge Pump) 92とからな
る。チャージポンプ回路92は、信号UPとDNに応じて振幅
が変化する３値レベルのチャージポンプ出力信号C.O を
生成する。この出力信号C.O は、図９中に示したＬＰＦ
85によりＶＣＯ制御電圧に変換される。

【００１４】しかし、上記したような従来のデジタルオ
ーディオシステムに使用されているシリアルデータ受信
回路は、以下に述べるような問題点がある。

【００１５】即ち、シリアルデータ入力からヘッダ情報
を検出するためには、まず、ＰＬＬ回路81が動作して入
力データに同期したシステムクロックを生成しなければ
ならない。したがって、ヘッダ部分の抽出のみが必要な
場合には大変冗長な回路となり、回路規模的に不利であ
る。

【００１６】なお、このような問題点は、前述したデジ
タルオーディオインターフェースで使用されるIEC958準
拠のシリアルデータ転送フォーマットに限らず、各フレ
ームのヘッダ部分あるいは特殊な情報が含まれている部
分のみに最大パルス幅を持つようなPWM 方式のシリアル
データ転送フォーマットを取り扱う場合には共通する。

【００１７】また、上記したような従来のデジタルオー
ディオシステムは、PWM データとの位相比較を行なうク
ロック再生タイプのセルフアライン型の位相比較回路84
を用いてＰＬＬ回路81を構成している。これにより、Ｐ
ＬＬ回路81の定常状態（安定状態）においても位相比較
回路84が３値レベルのC.O 信号を出力し続け、ＰＬＬ回
路81の過渡状態の認識は定常状態の出力との比較によっ
て行なわれるので、ＰＬＬ出力クロックのジッタ成分を
ある程度以上は抑制することができない。

【００１８】このようなジッタ成分を有するＰＬＬ出力
クロックを使用してシリアルデータの再生を行うのは問
題ないが、ＰＬＬ出力クロックをオーディオ出力段のＤ
ＡＣ（例えば１ビットＤＡＣ）83でマスタークロックと
して使用すると、アナログ出力の歪みが増大し、オーデ
ィオ信号の再生音の音質の劣化を招く場合がある。

【００１９】即ち、ジッタ成分を有するＰＬＬ出力クロ
ックをジッタに弱い動作特性を有する回路でマスターク
ロックとして使用する場合には、マスタークロックのジ
ッタがシステム全体の動作特性、性能に悪影響を及ぼす
ことが懸念される。つまり、マスタークロックのジッタ
が悪影響を及ぼすことがあるようなシステムでは、前記
したようなＰＬＬ出力クロックをマスタークロックとし
て使用することは不利であった。

【００２０】

【発明が解決しようとする課題】上記したように従来の
デジタルオーディオシステムに使用されているシリアル
データ受信回路は、シリアルデータ入力中のヘッダ部分
のように一定周期で必ず現れる成分のみの抽出が必要な
場合には大変冗長な回路となり、回路規模的に不利であ
るという問題があった。

【００２１】また、従来のデジタルオーディオシステム
は、ＰＬＬ出力クロックのジッタ成分をある程度以上は
抑制することができず、ＰＬＬ出力クロックをマスター
クロックとして使用するＤＡＣの動作特性がクロックの
ジッタに弱い場合には、システム全体の動作特性、性能
に悪影響を及ぼすことが懸念されるという問題があっ
た。

【００２２】本発明は上記の問題点を解決すべくなされ
たもので、シリアルデータ入力中の各フレーム毎のヘッ
ダ部分のように一定周期で必ず現れる成分のみを抽出す
る場合の構成を簡単化し得るシリアルデータ受信回路を
提供することを目的とする。

【００２３】また、本発明は、シリアルデータ入力中の
各フレーム毎のヘッダ部分のように一定周期で必ず現れ
る成分を抽出して生成したフレーム同期信号を参照信号
とし、ＰＬＬ回路によりジッタの少ないクロック出力を
生成でき、ジッタの少ないＰＬＬ出力クロックをシステ
ムクロックとして使用でき、システム特性上有利となる
シリアルデータ処理装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明のシリアルデータ
受信回路は、一定周期のフレーム毎にＰＷＭ方式のシリ
アルデータ部分のほかに最大パルス幅を有する特殊情報
部分を含むシリアルデータ入力から最大パルス幅部分を
抽出し、一定周期のフレーム成分信号を出力するフレー
ム成分抽出回路と、前記フレーム成分抽出回路で抽出し
たフレーム成分信号に同期してフレーム同期信号を生成
するフレーム同期信号生成回路とを具備することを特徴
とし、例えば半導体集積回路チップ上に形成されてなる
ものである。

【００２５】本発明のシリアルデータ処理装置は、本発
明のシリアルデータ受信回路と、前記シリアルデータ受
信回路で生成されたフレーム同期信号を参照信号として
位相同期したクロック信号を生成する位相同期ループ回
路とを具備することを特徴とし、例えば半導体集積回路
チップ上に形成されてなるものである。

【００２６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２７】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るシリアルデータ受信回路およびそ
れを用いたデジタルオーディオ信号処理装置の一例を示
している。

【００２８】本発明で取り扱うシリアルデータは、各フ
レームのヘッダ部分のように特殊な情報が含まれている
部分を認識するための特徴として、その部分のみに最大
パルス幅を持ち、他の部分は通常のデータビットレート
に準じたパルス幅になっているPWM 方式のシリアルデー
タ転送フォーマットを有する。

【００２９】図１において、シリアルデータ入力は、例
えば図７に示したような転送フォーマットを有するIEC9
58準拠のデータであり、このフォーマットでは、データ
部分のパルス幅は１Ｔあるいは２Ｔのいずれかであり、
プリアンブル期間のヘッダ部分のパルス幅は３Ｔである
ので、各フレーム毎に最大パルス幅を有する３Ｔ部分を
検出することによりフレーム成分を抽出することが可能
である。

【００３０】フレーム成分抽出回路（プリアンブル抽出
回路、ヘッダ抽出回路、最大パルス幅検出回路）10は、
基準クロックを用いてシリアルデータ入力の３Ｔ部分
（フレーム成分、ヘッダ部分、最大パルス幅部分）を抽
出するものである。

【００３１】フレーム同期信号生成回路11は、上記フレ
ーム成分抽出回路10の出力信号に基づいて、前記シリア
ルデータ入力のフレーム成分を表わす一定周期（プリア
ンブル周期）に同期した例えばサイクル密度１００％の
クロックをフレーム同期信号として生成するものであ
る。なお、上記フレーム同期信号生成回路11は、生成ク
ロックの周波数をプリアンブル周期の1/2 、1/4 などに
設定することも可能である。

【００３２】ＰＬＬ回路（位相同期ループ回路）12は、
上記フレーム同期信号を参照信号とする位相比較回路13
と、この位相比較回路13の出力側に接続されたＬＰＦ14
と、このＬＰＦ14の出力側に接続されたＶＣＯ15と、こ
のＶＣＯ15の出力信号を１／Ｎに分周して前記位相比較
回路13の比較入力として供給する１／Ｎ分周回路16とか
らなる。

【００３３】上記ＬＰＦ14は、例えばＣＲ素子あるいは
演算増幅回路を用いて構成したものである。そして、前
記位相比較回路13は、参照信号と比較入力との位相差が
存在する場合には参照信号と比較入力との位相差に応じ
た時間幅のパルス信号が出力し、参照信号と比較入力と
の位相差が零の場合には出力が一定レベル（あるいは高
インピーダンス状態）になるクロック発生タイプのもの
である。

【００３４】データ抽出回路17は、例えばＤＳＰに設け
られるものであり、前記システムクロックを使って前記
シリアルデータ入力からヘッダ部の情報およびデータ部
のデータの抽出を行なう。

【００３５】ＤＡＣ18は、前記データ抽出回路17で抽出
されたデジタルデータを前記システムクロックを使って
ＤＡ変換し、アナログオーディオ信号を復調するもので
あり、例えば１ビット型ＤＡＣである。

【００３６】このような構成により、前記フレーム同期
信号に同期し、かつ、シリアルデータ入力のビットレー
トよりも十分速い（伝送データレート以上の）システム
クロックを生成することができる。

【００３７】図２は、図１中のフレーム成分抽出回路10
の一例を示すブロック図である。

【００３８】図３は、図２中の基準クロックカウンタ21
のシリアルデータ入力と基準クロックとの関係の一例を
示すタイミング波形図である。

【００３９】図２に示すフレーム成分抽出回路におい
て、基準クロックカウンタ21は、イネーブル制御入力端
ENに入力するシリアルデータの論理レベルに応じてカウ
ント動作のイネーブル／ディセーブル制御が行われ、イ
ネーブル状態の時にクロック入力端に入力する基準クロ
ックをカウントするものである。

【００４０】前記基準クロックの周波数は、後述する理
由から、図３に示すようにシリアルデータ入力のデータ
ビットレートの６倍以上あればよく、シリアルデータ入
力のデータに同期している必要はない。

【００４１】プログラマブルカウンタ22は、初期値とし
てある定数がセットされ、+1カウント入力あるいは-1カ
ウント入力に応じてカウント動作を行うものであり、上
記定数は基準クロックカウンタ21のカウント出力の最大
値（本例では後述する理由から９以上）に等しいことが
望ましい。

【００４２】カウント値比較回路23は、前記基準クロッ
クカウンタ21のカウント出力CNT1と前記プログラマブル
カウンタ22の出力CNT2との大小関係を比較し、同値（CN
T1＝CNT2）、基準クロックカウント出力大（CNT1＞CNT
2）、基準クロックカウント出力小（CNT1＜CNT2）に応
じて３つの比較出力equal 、large 、lessを出力する。

【００４３】取り込み周期生成回路24は、前記シリアル
データ入力に基づいて取り込み周期制御信号を定期的
（本例では後述するように64回の比較毎）に生成するも
のであり、例えばシリアルデータ入力の“Ｈ”レベルを
フルカウント（本例では64回カウント）する毎に出力が
零に戻るタイプのカウンタが用いられている。

【００４４】比較結果判定回路25は、前記カウント値比
較回路23から出力する３つの比較出力を前記取り込み周
期制御信号により規定される一定の周期毎に取り込んで
判定を行い、判定結果をフラグ生成回路26あるいは前記
プログラマブルカウンタ22に出力するものである。

【００４５】図４（ａ）〜（ｃ）は、図２中の比較結果
判定回路25およびプログラマブルカウンタ22のカウント
動作の一例を示しており、以下、これについて説明す
る。

【００４６】図４（ａ）に示すように、比較出力にlarg
e が存在せず、equal が存在する場合には、equal をラ
ッチしてフラグ生成回路26に供給する。

【００４７】また、図４（ｂ）に示すように、比較出力
にlarge が存在する場合には、large をラッチしてプロ
グラマブルカウンタ22の＋1カウント入力として供給す
る。

【００４８】また、図４（ｃ）に示すように、比較出力
にlarge 、equal が存在せず、lessが存在する場合に
は、lessをラッチしてプログラマブルカウンタ22の−1
カウント入力として供給する。

【００４９】なお、前記フラグ生成回路26は、比較出力
equal が供給されると、フレーム成分フラグを生成して
後段回路に出力するものである。

【００５０】図５は、図２のフレーム成分抽出回路の動
作例を示すフローチャートであり、以下、このフローチ
ャートを参照しながら図２のフレーム成分抽出回路の動
作について説明する。

【００５１】まず、プログラマブルカウンタ22に、ある
定数を初期値としてセットしておく。このセット値は、
本例では後述する理由から９以上でなければならない。

【００５２】次に、シリアルデータ入力の“Ｈ”レベル
の期間にイネーブル状態に制御される基準クロックカウ
ンタ21により基準クロックをカウントし、このカウント
値CNT1とプログラマブルカウンタ22のセット値CNT2とを
カウント値比較回路23で比較する。このカウント値比較
回路23による比較そのものは、大小あるいは同値のいず
れかが分かればよく、このカウント値比較回路23から出
力する比較結果は、取り込み周期制御信号により規定さ
れる一定の取り込み周期で比較結果判定回路25に取り込
まれる。

【００５３】この比較結果判定回路25は、判定結果をラ
ッチし、判定結果がequal であれば、フラグ生成回路26
からフレーム成分フラグを出力させるように制御する。
この時、プログラマブルカウンタ22のセット値は保持し
たままである。また、判定結果がlarge であれば、プロ
グラマブルカウンタ22のセット値を１だけ増加させ、le
ssであれば、プログラマブルカウンタ22のセット値を１
だけ減少させる。

【００５４】上記したような一連の動作を繰り返すこと
によって、最終的に比較結果判定回路25のラッチ結果
は、比較出力がequal の状態に落ち着くようになり、そ
のうちプリアンブル毎にフレーム成分フラグが出力され
るようになる。

【００５５】換言すれば、プログラマブルカウンタ22の
初期のセット値が基準クロックカウント値と比較された
結果、必要であればプログラマブルカウンタ22のセット
値を更新して以後の比較判定基準となる。この際、プロ
グラマブルカウンタ22の初期のセット値として基準クロ
ックカウント値の最大値をセットしておけば、比較判定
基準として基準クロックカウント値の最大値に早く収束
させることが可能になる。

【００５６】なお、上記したように比較出力がequal の
状態に収束した後は、プログラマブルカウンタ22の１ク
ロックカウントエラーを考慮して、セット値±１は同値
とみなすような回路を設けておくことにより、安定した
プリアンブル検出が可能になるようにしている。

【００５７】ここで、上記説明中の各パラメータの数値
に関する説明を加える。

【００５８】（イ）「プログラマブルカウンタ22のセッ
ト値は９以上でなければならない」点について。

【００５９】デジタルオーディオインターフェースに用
いられているIEC958準拠のシリアルデータの転送フォー
マットは、データを表わすパルス幅が１Ｔと２Ｔ、プリ
アンブルを表すパルス幅が３Ｔである。

【００６０】最終的に比較出力がequal の状態に安定し
た時の１Ｔに相当するカウント数をｎ（正数）とする
と、２Ｔ、３Ｔに相当するカウント数はそれぞれ２ｎ、
３ｎである。この２ｎと３ｎの区別をつけるためには、
１クロックカウントエラーをそれぞれに考慮した場合を
考えても、（３ｎ−１） ＞ （２ｎ＋１）の条件は満
たされなければならない。したがって、この条件を満た
す最小のｎは３であることから、２Ｔと３Ｔの区別をつ
けるためには、３Ｔ区間に最低９クロックなければなら
ない。

【００６１】（ロ）「基準クロックはデータビットレー
トの6 倍以上でなければならない」点について。

【００６２】前述した（イ）から、基準クロックはデー
タビットレートの“Ｈ”レベル期間（１Ｔ）に３クロッ
ク存在しなければならないので、データビットレートに
対して６倍以上のクロックでなければならない。

【００６３】（ハ）「比較結果判定回路25は定期的に比
較結果を取り込む」点について。

【００６４】デジタルオーディオインターフェースの場
合、プリアンブルから次のプリアンブルまでの間に存在
するパルスの数（“Ｈ”レベル期間の個数）は多くとも
６４であるから、カウント値比較回路23が比較動作を64
回行う間には最低１つのプリアンブルが存在することに
なる。したがって、この64回の比較動作を行う間隔で比
較結果の取り込み・比較判定基準の更新を行なえば、比
較結果を取り込んで判定したラッチ出力には、必ずプリ
アンブルでの比較結果が反映されていることになる。

【００６５】図６（ａ）は、図１中のＰＬＬ回路12で使
用されている位相比較回路13の一例としてモトローラ社
（米国）提案の回路を示す。

【００６６】図６（ｂ）は、図６（ａ）の動作例を示す
タイミング波形図である。

【００６７】この位相比較回路は、参照信号と比較入力
との位相差が存在する場合には参照信号と比較入力との
位相差に応じた時間幅のパルスを含むアップ信号/UP あ
るいはダウン信号/DOWN を出力し、位相差が零の場合に
は信号/UP および信号/DOWNの出力レベルが一定レベル
になる論理回路60と、この論理回路60から出力する信号
/UP および信号/DOWN が入力し、これらを逆相で合成し
たチャージポンプ出力信号C.O （位相差が零の場合には
一定レベルになる信号）を生成するチャージポンプ回路
70とからなる。このチャージポンプ回路61の出力信号C.
O は、図１中のＰＬＬ回路12内のＬＰＦ14によりＶＣＯ
制御電圧に変換される。

【００６８】なお、前記論理回路60は、参照信号（フレ
ーム同期信号）ref が一方の入力となる二入力の第１の
ナンドゲート61と、このナンドゲート61の出力がセット
（Ｓ）入力となるＳＲ型の第１のフリップフロップ回路
62と、比較信号（１／Ｎ分周出力信号）var が一方の入
力となる二入力の第２のナンドゲート63と、このナンド
ゲート63の出力がセット入力となるＳＲ型の第２のフリ
ップフロップ回路64と、これらの２個のナンドゲート6
1、63の出力および２個のフリップフロップ回路62、64
の出力が入力する四入力の第３のナンドゲート65と、こ
の第３のナンドゲート65の出力と前記第１のナンドゲー
ト61の出力と前記第１のフリップフロップ回路62の出力
が入力する三入力の第４のナンドゲート66と、前記第３
のナンドゲート65の出力と前記第２のナンドゲート63の
出力と前記第２のフリップフロップ回路64の出力が入力
する三入力の第５のナンドゲート67とからなり、前記第
４のナンドゲート66の出力は前記信号/UP であり、前記
第５のナンドゲート67の出力は前記信号/DOWN である。

【００６９】なお、前記第３のナンドゲート65の出力は
前記２個のフリップフロップ回路62、64のリセット
（Ｒ）入力となり、前記第４のナンドゲート66の出力は
前記第１のナンドゲート61の他方の入力となり、前記第
５のナンドゲート67の出力は前記第２のナンドゲート63
の他方の入力となる。

【００７０】このモトローラ型位相比較回路の動作はよ
く知られているので、その説明を省略する。

【００７１】上記第１の実施の形態で使用されているシ
リアルデータ受信回路によれば、PWM 方式のシリアルデ
ータ入力から最大パルス幅部分を検出するフレーム成分
抽出回路10を構成しているので、ヘッダ部分が最大パル
ス幅を有するシリアルデータ入力に対しては、従来例よ
りも簡単な回路構成によって最初にヘッダ部分の検出を
行うことができる。

【００７２】また、上記第１の実施の形態のデジタルオ
ーディオ信号処理装置によれば、本発明のシリアルデー
タ受信回路で抽出した一定周期のフレーム成分に基づい
て生成したフレーム同期信号を参照信号とし、比較信号
との位相差が零の場合には一定レベルになる信号を発生
するクロック発生タイプの位相比較回路13を採用してＰ
ＬＬ回路12を構成しているので、PLL 出力クロックのジ
ッタを従来方式のPLL回路よりも抑えることができる。

【００７３】したがって、使用クロックのジッタが悪影
響を及ぼすことがあるようなシステム（つまり、ジッタ
が極力少ないクロックを必要とするシステム）の場合、
前記したようにジッタの少ないPLL 出力クロックをシス
テムクロックとして使用することにより、システム特性
上有利となる。

【００７４】なお、本発明のシリアルデータ受信回路
は、デジタルオーディオインターフェースに限らず、各
フレーム毎に最大パルス幅部分を検出するものであり、
最大パルス幅がヘッダ部分などの特殊条件を表わすよう
なシリアルデータであれば、どのようなものにでも適用
できる。

【００７５】また、本発明のシリアルデータ処理装置
は、デジタルオーディオインターフェースに限らず、同
期ヘッダが一定周期で現れるシリアルデータ転送フォー
マットの信号を処理する際に、ジッタの少ないデータに
同期したクロックをマスタクロックとして要求するシス
テムに適用して効果的である。

【００７６】

【発明の効果】上述したように本発明のシリアルデータ
受信回路によれば、シリアルデータ入力中の各フレーム
毎のヘッダ部分のように一定周期で必ず現れる成分のみ
を抽出する場合の構成を簡単化することができ、抽出し
たヘッダ部分からフレーム同期をとるシステムに好適で
ある。

【００７７】また、本発明のシリアルデータ処理装置に
よれば、シリアルデータ入力中の各フレーム毎のヘッダ
部分のように一定周期で必ず現れるフレーム成分を抽出
して生成したフレーム同期信号を参照信号とし、ＰＬＬ
回路によりジッタの少ないクロック出力を生成できる。
したがって、シリアルデータ入力のデータ列に同期した
クロックをシステムクロックとして要求するシリアルデ
ータ処理装置において、ＰＬＬ出力クロックをシステム
クロックとして使用でき、システム特性上有利となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るシリアルデー
タ受信回路およびそれを用いたデジタルオーディオ信号
処理装置の一例を示すブロック図。

【図２】図１中のフレーム成分抽出回路の一例を示すブ
ロック図。

【図３】図２中の基準クロックカウンタのシリアルデー
タ入力と基準クロックとの関係の一例を示すタイミング
波形図。

【図４】図２中の比較結果判定回路の動作例を示す図。

【図５】図２のフレーム成分抽出回路の動作例を示すフ
ローチャート。

【図６】図１中のＰＬＬ回路で使用されている位相比較
回路の一例を示す回路図および動作例を示すタイミング
波形図。

【図７】デジタルオーディオインターフェースに用いら
れているIEC958準拠のシリアルデータの転送フォーマッ
トの一例を示す図。

【図８】従来のデジタルオーディオシステムの一例を示
すブロック図。

【図９】図８中のＰＬＬ回路の一例を示すブロック図。

【図１０】図９中のクロック再生タイプのセルフアライ
ン型の位相比較回路の一例を示す回路図および動作例を
示すタイミング波形図。

【符号の説明】

10…フレーム成分抽出回路、 11…フレーム同期信号生成回路、 12…ＰＬＬ回路、 13…クロック発生タイプの位相比較回路、 14…ＬＰＦ、 15…ＶＣＯ、 16…１／Ｎ分周回路、 17…データ抽出回路、 18…ＤＡＣ、 21…基準クロックカウンタ、 22…プログラマブルカウンタ、 23…カウント値比較回路、 24…取り込み周期生成回路、 25…比較結果判定回路、 26…フラグ生成回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 一定周期のフレーム毎にＰＷＭ方式のシ
   リアルデータ部分のほかに最大パルス幅を有する特殊情
   報部分を含むシリアルデータ入力から、基準クロック信
   号を用いて最大パルス幅部分を抽出し、一定周期のフレ
   ーム成分信号を出力するフレーム成分抽出回路と、 前記フレーム成分抽出回路で抽出したフレーム成分信号
   に同期してフレーム同期信号を生成するフレーム同期信
   号生成回路とを具備することを特徴とするシリアルデー
   タ受信回路。
2. 【請求項２】 前記フレーム成分抽出回路は、 前記シリアルデータ入力の論理レベルに応じてカウント
   動作のイネーブル／ディセーブル制御が行われ、イネー
   ブル状態の時に基準クロックをカウントする基準クロッ
   クカウンタと、 初期値としてある定数がセットされ、+1カウント入力あ
   るいは-1カウント入力に応じてカウント動作を行うプロ
   グラマブルカウンタと、 前記基準クロックカウンタのカウント出力と前記プログ
   ラマブルカウンタの出力との大小関係を比較し、同値、
   基準クロックカウント出力の大小に応じて３つの比較出
   力equal 、large 、lessを出力する比較回路と、 前記シリアルデータ入力に基づいて取り込み周期制御信
   号を定期的に生成する取り込み周期生成回路と、 前記比較回路の比較出力を前記取り込み周期制御信号に
   より規定される一定の周期毎に取り込んで判定を行い、
   判定結果を出力する比較結果判定回路とを具備すること
   を特徴とする請求項１記載のシリアルデータ受信回路。
3. 【請求項３】 前記基準クロックの周波数は、前記シリ
   アルデータ入力のデータビットレートの６倍以上であ
   り、 前記比較結果判定回路は、前記比較回路による一定回数
   の比較毎に前記比較出力を取り込むことを特徴とする請
   求項２記載のシリアルデータ受信回路。
4. 【請求項４】 前記プログラマブルカウンタに初期値と
   してセットされる定数は、前記基準クロックカウンタの
   カウント出力の最大値に等しいことを特徴とする請求項
   ２または３記載のシリアルデータ受信回路。
5. 【請求項５】 前記取り込み周期生成回路は、前記シリ
   アルデータ入力の“Ｈ”レベルを一定回数カウントする
   毎に出力が零に戻るタイプのカウンタからなり、前記カ
   ウンタの最終段出力を前記取り込み周期制御信号として
   出力することを特徴とする請求項２乃至４のいずれか１
   項に記載のシリアルデータ受信回路。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   シリアルデータ受信回路と、 前記フレーム同期信号生成回路で生成されたフレーム同
   期信号を参照信号として位相同期したクロック信号を生
   成する位相同期ループ回路とを具備することを特徴とす
   るシリアルデータ処理装置。
7. 【請求項７】 前記位相同期ループ回路で生成されるク
   ロックをシステムクロックとして使用して前記シリアル
   データ入力から特殊な情報部分およびデータ部のデータ
   の抽出を行なうデータ抽出回路をさらに具備することを
   特徴とする請求項６記載のシリアルデータ処理装置。
8. 【請求項８】 前記データ抽出回路で抽出されたデジタ
   ルデータを前記システムクロックを使ってデジタルアナ
   ログ変換するデジタルアナログ変換回路をさらに具備す
   ることを特徴とする請求項７記載のシリアルデータ処理
   装置。
9. 【請求項９】 前記シリアルデータ入力はディジタルオ
   ーディオデータであり、前記データ抽出回路はデジタル
   シグナルプロセッサに設けられていることを特徴とする
   請求項７または８記載のシリアルデータ処理装置。
10. 【請求項１０】 前記フレーム同期信号生成回路は、前
    記シリアルデータ受信回路で抽出した一定周期のフレー
    ム成分の信号に同期したサイクル密度１００％のクロッ
    クを生成することを特徴とする請求項６記載のシリアル
    データ処理装置。
11. 【請求項１１】 前記位相同期ループ回路は、 前記フレーム同期信号を参照信号とするクロック発生タ
    イプの位相比較回路と、 前記位相比較回路の出力側に接続されたロウパスフィル
    タと、 前記ロウパスフィルタの出力側に接続された電圧制御発
    振回路と、 前記電圧制御発振回路の出力信号を１／Ｎに分周して前
    記位相比較回路の比較入力として供給する１／Ｎ分周回
    路とからなることを特徴とする請求項６乃至１０のいず
    れか１項に記載のシリアルデータ処理装置。