JPS5829113A - デジタル信号処理装置の同期回路 - Google Patents
デジタル信号処理装置の同期回路Info
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- JPS5829113A JPS5829113A JP56126355A JP12635581A JPS5829113A JP S5829113 A JPS5829113 A JP S5829113A JP 56126355 A JP56126355 A JP 56126355A JP 12635581 A JP12635581 A JP 12635581A JP S5829113 A JPS5829113 A JP S5829113A
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- Japan
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- signal
- output
- phase
- delay
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はオーディオ信号及び画偉信号等の情報（１号
をＰＣＭ（／ｆルスコードモジ息レしジ冒ン）化してな
るデジタル符号化信号を所定の記録媒体に記録し、該記
録媒体から前記デジタル符号化信号を取出して再生する
デジタル信号処理装置に係シ、特にその同期回路の改良
に関する。
をＰＣＭ（／ｆルスコードモジ息レしジ冒ン）化してな
るデジタル符号化信号を所定の記録媒体に記録し、該記
録媒体から前記デジタル符号化信号を取出して再生する
デジタル信号処理装置に係シ、特にその同期回路の改良
に関する。
近時、例えばオーディオ信号や画健信号等Ｏ情報信号の
可及的な高忠実度高密度記録再生を目的として、情報信
号ｔＰＣＭ化してなるデジタル符号化信号を所定の記録
媒体（例えばテープ。
可及的な高忠実度高密度記録再生を目的として、情報信
号ｔＰＣＭ化してなるデジタル符号化信号を所定の記録
媒体（例えばテープ。
ディスク等）に記録し、上記記録媒体からデジタル符号
化信号を取出して再生するようにしたデジタル信号処理
装置が開発されてきている。
化信号を取出して再生するようにしたデジタル信号処理
装置が開発されてきている。
こＯようなデジタル信号処理装置において、デジタル符
号化信号を記録媒体に書込む場合、使用する機構部を含
めた総合的な符号ＷＡりが最小となゐように、記録媒体
の種類に応じて書込みに適した変調を行なう必要がある
。この変調方式としては、周知のように、Ｎ１ＬＺ （
ＮＯ！ｌ Ｒ＠ｔｕｒｎｔｏ Ｚ＠ｒｏ ） 、 ！ｆ
ｆ１ＺＩ （Ｎｏｎ Ｒ＠ｔｕｒｎ ｔｏ Ｚ＠ｒ。
号化信号を記録媒体に書込む場合、使用する機構部を含
めた総合的な符号ＷＡりが最小となゐように、記録媒体
の種類に応じて書込みに適した変調を行なう必要がある
。この変調方式としては、周知のように、Ｎ１ＬＺ （
ＮＯ！ｌ Ｒ＠ｔｕｒｎｔｏ Ｚ＠ｒｏ ） 、 ！ｆ
ｆ１ＺＩ （Ｎｏｎ Ｒ＠ｔｕｒｎ ｔｏ Ｚ＠ｒ。
Ｉｍｖｖｒｔ＊４ ） ＊ ＰＩＣ（Ｐｈａｓｅ Ｅｎ
ａｏｄｉｍｇ ） ＭＦＭ（Ｍ＠ｄｌｆｉ＊４ Ｆｒ＠
ｑｗ＠ｎｃｙ Ｍｏｄｔｔｌａｔｌｔ＋ａ ） ａ Ｇ
ＣＩＩ（Ｇｒｏｕｐ Ｃ＠ｄ＠ｄ Ｒ＠ｅｏｒｄｉｍｇ
）及び３ＰＭ （３Ｐｏｓｔｔｌｏｍ Ｍｅ４ｗｌａ
ｔｌｅｍ ）等の各種方式が考えられている。
ａｏｄｉｍｇ ） ＭＦＭ（Ｍ＠ｄｌｆｉ＊４ Ｆｒ＠
ｑｗ＠ｎｃｙ Ｍｏｄｔｔｌａｔｌｔ＋ａ ） ａ Ｇ
ＣＩＩ（Ｇｒｏｕｐ Ｃ＠ｄ＠ｄ Ｒ＠ｅｏｒｄｉｍｇ
）及び３ＰＭ （３Ｐｏｓｔｔｌｏｍ Ｍｅ４ｗｌａ
ｔｌｅｍ ）等の各種方式が考えられている。
ここで、上記各種変調方式のうち、ＰＩＣ。
ＭＦＭ 、 ＧＣＲ及び３ＰＭのように、変調信号の極
性の最小反転期間丁、ｎ□と最小反転期間Ｔｍ１ｍとが
共に有限である変調方式では、記録媒体から取出された
変調信号から、その極性反転時に同期し九ビット同期用
のクロ、り信号を抽出してデータ抜取シを行なう、いわ
ゆるセルフクロックが可能である。ところで、このクロ
ック信号の抽出手段としては、従来よル、記録媒体から
取出された変調信号の極性反転時毎にカウンタをクリア
し、該極性反転時毎に常時固定周期のクロック信号を発
生させて、このクロック信号をデータ抜取〕のためのク
ロＶり信号として用いるようにしている。しかしながら
、上記のような従来のクロック信号の抽出手段では、変
調信号の極性の最小反転期間丁□８が長いと、うしろの
方でクロック信号の位相がずれ、該り四、り信号が変調
信号の極性反転時に同期しなくな飢データ抜取りが正確
に行なえなくなるという問題がある。また、この問題は
、固定周期のクロック信号を発生する発振器自体の動作
が不安定であり九シ、変調信号にジッタがある場合等に
も、同様に起こるものである。
性の最小反転期間丁、ｎ□と最小反転期間Ｔｍ１ｍとが
共に有限である変調方式では、記録媒体から取出された
変調信号から、その極性反転時に同期し九ビット同期用
のクロ、り信号を抽出してデータ抜取シを行なう、いわ
ゆるセルフクロックが可能である。ところで、このクロ
ック信号の抽出手段としては、従来よル、記録媒体から
取出された変調信号の極性反転時毎にカウンタをクリア
し、該極性反転時毎に常時固定周期のクロック信号を発
生させて、このクロック信号をデータ抜取〕のためのク
ロＶり信号として用いるようにしている。しかしながら
、上記のような従来のクロック信号の抽出手段では、変
調信号の極性の最小反転期間丁□８が長いと、うしろの
方でクロック信号の位相がずれ、該り四、り信号が変調
信号の極性反転時に同期しなくな飢データ抜取りが正確
に行なえなくなるという問題がある。また、この問題は
、固定周期のクロック信号を発生する発振器自体の動作
が不安定であり九シ、変調信号にジッタがある場合等に
も、同様に起こるものである。
この発明は上記事情を考慮して・なされ九もので、簡易
な構成で記録媒体から取出された変調信号の極性反転時
に同期したクロック信号を容易に抽出することができ、
常に正確なデータ抜取）を行ない得る極めて良好なデジ
タル信号処理装置の同期回路を提供することを目的とす
る。
な構成で記録媒体から取出された変調信号の極性反転時
に同期したクロック信号を容易に抽出することができ、
常に正確なデータ抜取）を行ない得る極めて良好なデジ
タル信号処理装置の同期回路を提供することを目的とす
る。
以下、この発明〇一実施例について図面を参照して詳細
に説明する。第１図において、１１は図示しない記録媒
体から散出された変調信号が供給される入力端子である
。この入力端子１１は遅Ｋｍ路１２の入力端に接続され
るとともに、排他的論理和回路（以下ＥＸオア回路とい
う）１１の一方入力端に接続されている。ここで、上記
遅延回路１２は、上記変調信号を所定時間τ１遍砥させ
危篤１の遅延信号マｄ１、及び上記変調信号を第１０遅
延信号マｄ１の遅延時間τ１よ）も長い時間τ２遅嬌さ
せた第２の遅延信号マｄ２を、それぞれ出力端０１ ｅ
０２から出力するもＯである。そして、上記遅延回路
１２の出力端０１は、位相同期ループＰＬＬ Ｊ ４を
構成する位相比較器１５の一方の比較入力端に接続され
ている。また、上記遅延回路１２の出力端０２は、上記
ＩＣＸオア回路１３の他方入力端に接続されている。
に説明する。第１図において、１１は図示しない記録媒
体から散出された変調信号が供給される入力端子である
。この入力端子１１は遅Ｋｍ路１２の入力端に接続され
るとともに、排他的論理和回路（以下ＥＸオア回路とい
う）１１の一方入力端に接続されている。ここで、上記
遅延回路１２は、上記変調信号を所定時間τ１遍砥させ
危篤１の遅延信号マｄ１、及び上記変調信号を第１０遅
延信号マｄ１の遅延時間τ１よ）も長い時間τ２遅嬌さ
せた第２の遅延信号マｄ２を、それぞれ出力端０１ ｅ
０２から出力するもＯである。そして、上記遅延回路
１２の出力端０１は、位相同期ループＰＬＬ Ｊ ４を
構成する位相比較器１５の一方の比較入力端に接続され
ている。また、上記遅延回路１２の出力端０２は、上記
ＩＣＸオア回路１３の他方入力端に接続されている。
ここで、上記位相比較器１５の出力端は、例えばＦＥＴ
等で構成される？−）回路１６及びローパスフィルタ１
１を介して、電圧制御発振器１８の入力端に接続されて
いる。この電圧制御発振器１８の出力端は、位相比較口
１５の他方の比較入力端に接続さ些るとともに、Ｄタイ
プフリップ７四ツブ（以下ＤＦＦという）１９のり曹ツ
ク端Ｃに接続されている。ｔた、上記ＥＸオア回路１３
の出力端は、ｒ−）回路１６０制゛御端に接続されると
ともに、ＤＦｉＦ Ｊ ９のＤ入力端りに接続されてい
る。そして、このＤＦＦ Ｉ Ｉｌｌの出力端Ｑは、接
続端子２０を介して、図示しない増幅回路、Ｄ−人変換
回路等よりなる再生部に接続されている。
等で構成される？−）回路１６及びローパスフィルタ１
１を介して、電圧制御発振器１８の入力端に接続されて
いる。この電圧制御発振器１８の出力端は、位相比較口
１５の他方の比較入力端に接続さ些るとともに、Ｄタイ
プフリップ７四ツブ（以下ＤＦＦという）１９のり曹ツ
ク端Ｃに接続されている。ｔた、上記ＥＸオア回路１３
の出力端は、ｒ−）回路１６０制゛御端に接続されると
ともに、ＤＦｉＦ Ｊ ９のＤ入力端りに接続されてい
る。そして、このＤＦＦ Ｉ Ｉｌｌの出力端Ｑは、接
続端子２０を介して、図示しない増幅回路、Ｄ−人変換
回路等よりなる再生部に接続されている。
上記のような構成となされたデジタル信号処理装置の同
期回路にシいて、以下その動作を説明する。ｔず、オー
ディオ信号及び画偉信号等の情報信号をＰＣＭ化すると
ともに、例えばａＰＭ方式で変調し九とする。すると、
上記情報信号は第２図（−に示すように、極性の最大反
転間隔Ｔ、□反び最小反転間隔〒ｗｉｎが共に規定され
た論理値ｒＯＪと「１」の配列に変換される。そして、
図示しな一記録媒体には、第２図（ｂ）に示すように、
論理値が「１」になる毎に極性反転する変調信号として
記＊される。
期回路にシいて、以下その動作を説明する。ｔず、オー
ディオ信号及び画偉信号等の情報信号をＰＣＭ化すると
ともに、例えばａＰＭ方式で変調し九とする。すると、
上記情報信号は第２図（−に示すように、極性の最大反
転間隔Ｔ、□反び最小反転間隔〒ｗｉｎが共に規定され
た論理値ｒＯＪと「１」の配列に変換される。そして、
図示しな一記録媒体には、第２図（ｂ）に示すように、
論理値が「１」になる毎に極性反転する変調信号として
記＊される。
ごのため、上記記録媒体から取出されて入力端子ＪＪＫ
供給される変調信号は、第２図（ｂ）に示すようになる
。すると、遅延回路１２の出力端Ｏｇｅ Ｏ！からは、
第２図（ｃ） 、 （菊に示すように、変調信号を時間
τ１．τ２だけ遅延させた第１及び纂２０渇嬌備奇マ鑞
１．マｄ２が出力される。
供給される変調信号は、第２図（ｂ）に示すようになる
。すると、遅延回路１２の出力端Ｏｇｅ Ｏ！からは、
第２図（ｃ） 、 （菊に示すように、変調信号を時間
τ１．τ２だけ遅延させた第１及び纂２０渇嬌備奇マ鑞
１．マｄ２が出力される。
ここで、上記位相同期ルーｆ１４は、電圧制御１１１１
１１ｉＪＪ＄ら出力されるクロνり信号ママ（第２１Ａ
Ｃり参照）が、第１の遅延信号マ４１の極性反転時に位
相同期するように動作するものであるが、位相比較器１
５からの位相比較の差成分出力がローパスフィルタ１１
を介して電圧制御発振器１８へ供給されるのは、Ｉ８ｘ
オア回路ＩＪからウィンド信号マ、（第２図（・）参照
）が発生されて？−）回路１６が導通状態となってい。
１１ｉＪＪ＄ら出力されるクロνり信号ママ（第２１Ａ
Ｃり参照）が、第１の遅延信号マ４１の極性反転時に位
相同期するように動作するものであるが、位相比較器１
５からの位相比較の差成分出力がローパスフィルタ１１
を介して電圧制御発振器１８へ供給されるのは、Ｉ８ｘ
オア回路ＩＪからウィンド信号マ、（第２図（・）参照
）が発生されて？−）回路１６が導通状態となってい。
る期間のみに限られる。
すなわち、上記変調信号の論理レベルと第２の遅延信号
マｄ２の論理レベルとが異なっている期間において、Ｅ
Ｘオア回路１３からはハイレベル（以下Ｈレベルという
）のウィンド信号マ、が出力される。このウィンド信号
マ、の長さ１第２０遅弧信号マ４２の遅延時間τ２と同
じである。
マｄ２の論理レベルとが異なっている期間において、Ｅ
Ｘオア回路１３からはハイレベル（以下Ｈレベルという
）のウィンド信号マ、が出力される。このウィンド信号
マ、の長さ１第２０遅弧信号マ４２の遅延時間τ２と同
じである。
つｔｂ、上記ウィンド信号マ、は、変調信号の極性反転
時毎に出力されるもので、ｉｔ１〕、位相同期ルーｆｘ
４は変調信号の極性反転時毎にウィンＰ（１号マ１の発
生期間中のみ位相同期動作を行なうｔのである。
時毎に出力されるもので、ｉｔ１〕、位相同期ルーｆｘ
４は変調信号の極性反転時毎にウィンＰ（１号マ１の発
生期間中のみ位相同期動作を行なうｔのである。
ここで、第２図を参照して、電圧制御発振器１ａから出
力されるクロック信号ママを第１の遷延信号マｄ１に位
相同期させる動作につ−で説明する。ｔず、時刻〒１で
第１の遅延信号マｄ１が極性反転したとする。ここで、
第１及び第２の遅。
力されるクロック信号ママを第１の遷延信号マｄ１に位
相同期させる動作につ−で説明する。ｔず、時刻〒１で
第１の遅延信号マｄ１が極性反転したとする。ここで、
第１及び第２の遅。
延信号マ纏１．マｄ２の各遅延時間ず１．τ２をτ１ｓ
ＩＩτｖ２なる関係としておけば、上記ウィンド信号マ
、は時刻′ｒ１０前後にかけて時間τ１ずつ発生するこ
とになる。そして、第１の遅延信号マｄ１の極性反転時
点と、ウィンド信号マ、の発生期間内におけるクロック
信号マフの立上シ時点とが、位相比較され為。
ＩＩτｖ２なる関係としておけば、上記ウィンド信号マ
、は時刻′ｒ１０前後にかけて時間τ１ずつ発生するこ
とになる。そして、第１の遅延信号マｄ１の極性反転時
点と、ウィンド信号マ、の発生期間内におけるクロック
信号マフの立上シ時点とが、位相比較され為。
すなわち、時刻テ１で第１の遅延信号マｄ１の極性反転
時点と、クロック信号マフの立上シ時点との位相差が、
時間ｔ１であったとすると、位相比較器ＩＩＩはその差
成分に応じた信号を？−）回路１−及び四−Δスフィル
タ１７を介して電圧制御発振器１８に供給し、該電圧制
御発振器１＃から出力されるクロ、り信号マｗＯ馬波数
を制御する。そして、ウィンド信号マ１の発生が停止畜
れると、ｒ−）回路１６が非導通状態とな）、位相比較
器１５からの出力が四−Δスフイルタ１１に供給されな
くなる。このとき、電圧制御発振器１８は位相比較器１
５からの出力が供給されなくなる直前の信号に応じ九周
波数のクロック信号マフを出力する。
時点と、クロック信号マフの立上シ時点との位相差が、
時間ｔ１であったとすると、位相比較器ＩＩＩはその差
成分に応じた信号を？−）回路１−及び四−Δスフィル
タ１７を介して電圧制御発振器１８に供給し、該電圧制
御発振器１＃から出力されるクロ、り信号マｗＯ馬波数
を制御する。そして、ウィンド信号マ１の発生が停止畜
れると、ｒ−）回路１６が非導通状態とな）、位相比較
器１５からの出力が四−Δスフイルタ１１に供給されな
くなる。このとき、電圧制御発振器１８は位相比較器１
５からの出力が供給されなくなる直前の信号に応じ九周
波数のクロック信号マフを出力する。
ここで、時刻！２で第１ＯｉｉＡ延信号マｄ１が再び極
性反転されたとすると、前述の如くウィンド信号マ、が
発生される。そして、再び第１の遅延゛信号マｄ１の極
性反転時点と、ウィンド信号ママＯ発生期間内における
クロック信号マフの立上シ時点とが位相比較される。こ
のと亀には、先に時刻〒１で位相比較してクロ、り信号
マフ０周波数が制御されているので、−位相差は時間ｔ
１よりも短い時間ｔ２となっている。
性反転されたとすると、前述の如くウィンド信号マ、が
発生される。そして、再び第１の遅延゛信号マｄ１の極
性反転時点と、ウィンド信号ママＯ発生期間内における
クロック信号マフの立上シ時点とが位相比較される。こ
のと亀には、先に時刻〒１で位相比較してクロ、り信号
マフ０周波数が制御されているので、−位相差は時間ｔ
１よりも短い時間ｔ２となっている。
同様に、時刻Ｔ３で次の第１の遅延信号マｄ１が極性反
転されたときのクロック信号ママとの位相差は時間ｔ！
よ１７４短い時間ｔＳとなされている・そして、時刻Ｔ
４で第１ｏ＊ｇ信号マｄ１が再び極性反転され九ときに
は、クロック信号マフの立上）時点は第１の遅延信号マ
ｄｔの極性反転時点に完全に同期する。それから以後は
、Ｊｇｌの遅延信号マｄ１の極性反転時点にクロ、り信
号マ、Ｄ立上り時点が同期されるものである。、とこで
、クロック信号マフは第１の遅延信号マｄ１に同期し該
第１の遅延信号マｄ１は変調信号を時間τ１だけ遅延さ
せたものであるから、結果的にクロック信号マフは変調
信号の極性反転時に時間τ１だけ遅れて同期することに
なシ、ここに変調信号の極性反転時にビット同期用のり
ν、り信号マフが抽出され九ことになるものである。
転されたときのクロック信号ママとの位相差は時間ｔ！
よ１７４短い時間ｔＳとなされている・そして、時刻Ｔ
４で第１ｏ＊ｇ信号マｄ１が再び極性反転され九ときに
は、クロック信号マフの立上）時点は第１の遅延信号マ
ｄｔの極性反転時点に完全に同期する。それから以後は
、Ｊｇｌの遅延信号マｄ１の極性反転時点にクロ、り信
号マ、Ｄ立上り時点が同期されるものである。、とこで
、クロック信号マフは第１の遅延信号マｄ１に同期し該
第１の遅延信号マｄ１は変調信号を時間τ１だけ遅延さ
せたものであるから、結果的にクロック信号マフは変調
信号の極性反転時に時間τ１だけ遅れて同期することに
なシ、ここに変調信号の極性反転時にビット同期用のり
ν、り信号マフが抽出され九ことになるものである。
そして、上記ウィンド信号Ｖｙ発生時に、クロ、り信号
マフの立上シに同期して、ＤＦ’Ｆ Ｊ ｙの出力端Ｑ
からは、第２図−）に示すように、同図（ａ）に示した
論理値の配列に対応したデータが得られ、こむにデータ
抜取）が行なわれるものである。ｔた、第２図中時刻Ｔ
１乃至Ｔ５に示すようにタロツク信号ママが同期されて
いないときでもデータ抜ＭＲ〕は行なわれるが、時刻Ｔ
４に示すようにクロック信号マフが同期されていると、
ウィンド信今マ、の中央部でデータ抜取りが行なわれる
ため、確実なデータ抜取〕を行なうことができるもので
ある。
マフの立上シに同期して、ＤＦ’Ｆ Ｊ ｙの出力端Ｑ
からは、第２図−）に示すように、同図（ａ）に示した
論理値の配列に対応したデータが得られ、こむにデータ
抜取）が行なわれるものである。ｔた、第２図中時刻Ｔ
１乃至Ｔ５に示すようにタロツク信号ママが同期されて
いないときでもデータ抜ＭＲ〕は行なわれるが、時刻Ｔ
４に示すようにクロック信号マフが同期されていると、
ウィンド信今マ、の中央部でデータ抜取りが行なわれる
ため、確実なデータ抜取〕を行なうことができるもので
ある。
ここに訃いて、上記電圧制御発振器１ｓから出力される
クロ、り信号マフの周波数は規格化されているものであ
るが、実際にはある程度許容される範囲内でずれをもう
ている。上記実施例にシいて、クロ、り信号マフの周波
数は初期条件として、変調信号の極性の最大反転期間Ｔ
ｍ＆Ｘのときに、ウィンド信号マＷ（第３図（、）参照
）の内側で最大周波数ｆｍ＊ｘ （第３図（ｂ）参照）
を与えられ、ウィンド信号マ、の外側で最小周波数Ｚｍ
１ｍ（第３図（＠）参照）を与えられる。すなわち、上
記電圧制御発振器１８から出力されるクロ、り信号マフ
の周波数ｆｖｃｏは、初動条件（キャブチーアレンジ）
として、 但し、ｆ蓋菫：クロ、り信号の規格周波数で与えられる
。
クロ、り信号マフの周波数は規格化されているものであ
るが、実際にはある程度許容される範囲内でずれをもう
ている。上記実施例にシいて、クロ、り信号マフの周波
数は初期条件として、変調信号の極性の最大反転期間Ｔ
ｍ＆Ｘのときに、ウィンド信号マＷ（第３図（、）参照
）の内側で最大周波数ｆｍ＊ｘ （第３図（ｂ）参照）
を与えられ、ウィンド信号マ、の外側で最小周波数Ｚｍ
１ｍ（第３図（＠）参照）を与えられる。すなわち、上
記電圧制御発振器１８から出力されるクロ、り信号マフ
の周波数ｆｖｃｏは、初動条件（キャブチーアレンジ）
として、 但し、ｆ蓋菫：クロ、り信号の規格周波数で与えられる
。
また、ウィンド信号マ、の発生期間は、り胃。
夕信号マ、の１サイクル分となる。
したがって、上記実施例のような構成によれば、変調信
号の極性反転時点にウィンド信号マ、を発生させ、該ウ
ィンド信号マ、の発生期間内でＯみｔｉｃｓｏ遅砥信号
（ひいては変調信号）の極性反転時点に電圧制御発振器
１８からのクロック信号マ、を位相同期させるようにし
たので、極性の反転間隔が一定でない変調信号に対して
も位相同期ルー！（ＰＬＬ ）を用いることができ、簡
易な構成で変調信号の極性反転時に同期したりｕ、り信
号マｖｔ容島に抽出することができる％Ｏである。
号の極性反転時点にウィンド信号マ、を発生させ、該ウ
ィンド信号マ、の発生期間内でＯみｔｉｃｓｏ遅砥信号
（ひいては変調信号）の極性反転時点に電圧制御発振器
１８からのクロック信号マ、を位相同期させるようにし
たので、極性の反転間隔が一定でない変調信号に対して
も位相同期ルー！（ＰＬＬ ）を用いることができ、簡
易な構成で変調信号の極性反転時に同期したりｕ、り信
号マｖｔ容島に抽出することができる％Ｏである。
また、上記実施例のままで特に不都合はないが、上記実
施例ではクロ、り信号マフの周波数が２倍になっても□
位相同期するので、電圧制御発振器１８０発振周波数を
制限するか、クロ、り信号マフ０周波数を検出して制限
する（例えばウィンド信奇マｖＯ発生期間中に含まれる
り四、り信号マｖＯナイタル数をカウントして、カウン
ト値が２になったらクリック信号マフを１／２分周する
）等Ｏ配慮を施せば、よ〕一層動作を正確に行なわせる
ことができる。
施例ではクロ、り信号マフの周波数が２倍になっても□
位相同期するので、電圧制御発振器１８０発振周波数を
制限するか、クロ、り信号マフ０周波数を検出して制限
する（例えばウィンド信奇マｖＯ発生期間中に含まれる
り四、り信号マｖＯナイタル数をカウントして、カウン
ト値が２になったらクリック信号マフを１／２分周する
）等Ｏ配慮を施せば、よ〕一層動作を正確に行なわせる
ことができる。
ここで、上記実施例ではウィンド信号マ１０発生期間を
時間τ１として固定するようにした力ζこれはクロック
信号マ１に応じて発生期間を可変するようにしてもよい
、第４図はクロック信号マフに応じてウィンド信号マ１
の発生期間を可変する場合の構成を示すもので、電圧制
御発振器１１の出力端が遅延回路１２０制御端Ｓに接続
されているものである。この場合、遅延回路１２として
は、第５図に示すようにＤＦＦ ２ Ｊ 。
時間τ１として固定するようにした力ζこれはクロック
信号マ１に応じて発生期間を可変するようにしてもよい
、第４図はクロック信号マフに応じてウィンド信号マ１
の発生期間を可変する場合の構成を示すもので、電圧制
御発振器１１の出力端が遅延回路１２０制御端Ｓに接続
されているものである。この場合、遅延回路１２として
は、第５図に示すようにＤＦＦ ２ Ｊ 。
２１を２段接続し、各ＤＦＦ Ｉｔ Ｊ 、 １２のり
Ｇｙり端Ｃにクロ、り信号マフを供給するようにしても
よい、ｔた、第６図に示すように、遅延回路ｉｌｌ、２
４を２段接続し、クロ、り信号マ、をローイスフィルタ
２５を介して各遅延回路２３゜２４に供給して行なうよ
＾にしてもよいものである。
Ｇｙり端Ｃにクロ、り信号マフを供給するようにしても
よい、ｔた、第６図に示すように、遅延回路ｉｌｌ、２
４を２段接続し、クロ、り信号マ、をローイスフィルタ
２５を介して各遅延回路２３゜２４に供給して行なうよ
＾にしてもよいものである。
上記第４図に示すような構成によっても、その動作は第
１図に示したものと略同様に説明することができる。そ
して、第１図のように、ウィンド信号マ、の発生期間を
一定にすると、ロツクレンジはキャプチ島アレンジと等
し′く前記０式で規定されるが、第４図のようにウィン
ド信号マ、の発生期間をクロック信号マ、に応じて可変
させると、ロック・レンジを広げることができるもので
ある。
１図に示したものと略同様に説明することができる。そ
して、第１図のように、ウィンド信号マ、の発生期間を
一定にすると、ロツクレンジはキャプチ島アレンジと等
し′く前記０式で規定されるが、第４図のようにウィン
ド信号マ、の発生期間をクロック信号マ、に応じて可変
させると、ロック・レンジを広げることができるもので
ある。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
し九がって、以上詳述したようにこの発明によれば、簡
易な構成で記録媒体から取出された変調信号Ｏ極性反転
時に同期したクロック信号を容１に抽出することができ
、常に正確なデータ抜取〕を行ない得る極めて良好なデ
ジタル信号処理装置の同期回路を提供することができる
。
易な構成で記録媒体から取出された変調信号Ｏ極性反転
時に同期したクロック信号を容１に抽出することができ
、常に正確なデータ抜取〕を行ない得る極めて良好なデ
ジタル信号処理装置の同期回路を提供することができる
。
ｔ、ａａｗｏｍ単を説ａ
菖１図はこの発明に係るデジタル信号処理装置の同期回
路の一実施例を示すブロック構成図、第２１ｇＩ及び第
３図はそれぞれ同実施例の動作を説−するためＯ／イ電
ソング図第４図は同実施例Ｏ変形例を示すブロック構成
図、第５図及び第６図はそれぞれ第４図に示す遅延回路
の詳細を示す一口、り構成図である。
路の一実施例を示すブロック構成図、第２１ｇＩ及び第
３図はそれぞれ同実施例の動作を説−するためＯ／イ電
ソング図第４図は同実施例Ｏ変形例を示すブロック構成
図、第５図及び第６図はそれぞれ第４図に示す遅延回路
の詳細を示す一口、り構成図である。
１１・−入力端子、１２・・・遅延回路、１３・・・Ｅ
Ｘオア回路、１４・・・位相同期ルー！、１５・−位相
比較器、１６・・・ダート回路、１７・・・ロー）４ス
フイルタ、１８・・・電圧制御発振器、１９・・・ＤＦ
Ｆ、３０−接続端子、ｊ Ｊ 、 ２ ｊ・ＤＦＦ。
Ｘオア回路、１４・・・位相同期ルー！、１５・−位相
比較器、１６・・・ダート回路、１７・・・ロー）４ス
フイルタ、１８・・・電圧制御発振器、１９・・・ＤＦ
Ｆ、３０−接続端子、ｊ Ｊ 、 ２ ｊ・ＤＦＦ。
ｚ Ｊ 、 ｘ ４−１ｍ回路、ｊ５・・・ローＡスフ
イルタ。
イルタ。
Claims (1)
- 情報信号をＰＣＭ化してなるデジタル符号化信号を、極
性の最小及び最大反転間隔が共に有限値をと〕かつ極性
反転時にクロック抽出可能と擾るように変調して記録媒
体に記録し、該記録媒体から変調信号を取出して再生す
るデジタル信号処理装置において、前記記録媒体から取
出され九変調信号を所定時間遅延させる第１の遅延手段
と、この第１の遅延手段から出力される信号と電圧制御
発振器の出力信号とを位相比較器で位相比較しその差成
分に応じて前記電圧制御発振器の発振周波数を制御する
位相同期ループと、前記記録媒体から取出された変調信
号を前記第１の遅延手段の遅延時間よりも長い時間遅延
させる第２の遅延手段と、この第２の遅延手段から出力
される信号と前記記録媒体から取出された変調信号とか
ら前記第１の遅延手段から出力される信号の極性反転時
の前後にかけてウィンド信号を生成するウィンド信号生
成手段と、このウィンド信号生成手段からのウィンド信
号発生期間内のみ前記位相比較器による位相比較の差成
分出力を前記電圧制御発振器に供給可能となす？−）手
段とを具備し、前記第１の遅延手段から出力される信号
に前記電圧制御発振器からの出力信号を位相同期させ、
前記電圧制御発振器からの出力信号に同期させてデータ
抜取シを行なうようにしてなることを特徴とするデジタ
ル信号処理装置の同期同所。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126355A JPS5829113A (ja) | 1981-08-12 | 1981-08-12 | デジタル信号処理装置の同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126355A JPS5829113A (ja) | 1981-08-12 | 1981-08-12 | デジタル信号処理装置の同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829113A true JPS5829113A (ja) | 1983-02-21 |
Family
ID=14933125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126355A Pending JPS5829113A (ja) | 1981-08-12 | 1981-08-12 | デジタル信号処理装置の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829113A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038930A (ja) * | 1983-08-11 | 1985-02-28 | Toshiba Corp | フエ−ズロツクル−プ回路 |
| JPS60258820A (ja) * | 1984-03-07 | 1985-12-20 | マ−カ− インタ−ナシヨナル コムパニ− | 電気制御信号発生装置 |
| JPS61224631A (ja) * | 1985-03-29 | 1986-10-06 | Mitsubishi Electric Corp | 信号伝達系の外乱防止回路 |
| JPS63253741A (ja) * | 1986-08-29 | 1988-10-20 | マイテル・コ−ポレ−ション | 位相同期ル−プ回路 |
| JPH01256240A (ja) * | 1988-04-06 | 1989-10-12 | Nec Corp | ディジタル位相誤差検出回路 |
-
1981
- 1981-08-12 JP JP56126355A patent/JPS5829113A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038930A (ja) * | 1983-08-11 | 1985-02-28 | Toshiba Corp | フエ−ズロツクル−プ回路 |
| JPS60258820A (ja) * | 1984-03-07 | 1985-12-20 | マ−カ− インタ−ナシヨナル コムパニ− | 電気制御信号発生装置 |
| JPS61224631A (ja) * | 1985-03-29 | 1986-10-06 | Mitsubishi Electric Corp | 信号伝達系の外乱防止回路 |
| JPH0586691B2 (ja) * | 1985-03-29 | 1993-12-14 | Mitsubishi Electric Corp | |
| JPS63253741A (ja) * | 1986-08-29 | 1988-10-20 | マイテル・コ−ポレ−ション | 位相同期ル−プ回路 |
| JPH01256240A (ja) * | 1988-04-06 | 1989-10-12 | Nec Corp | ディジタル位相誤差検出回路 |
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