JPS6338584Y2 - - Google Patents

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JPS6338584Y2
JPS6338584Y2 JP1985099011U JP9901185U JPS6338584Y2 JP S6338584 Y2 JPS6338584 Y2 JP S6338584Y2 JP 1985099011 U JP1985099011 U JP 1985099011U JP 9901185 U JP9901185 U JP 9901185U JP S6338584 Y2 JPS6338584 Y2 JP S6338584Y2
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voltage
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
    • G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
    • G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
    • G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【考案の詳細な説明】 本考案は位相同期回路（phase locked or
locking circuit）、特に、クロツク信号における
位相誤差を減少させることができる位相同期回路
に関するものである。
磁気記録データを再生するときに、しばしば、
読み出し命令（READ）と読み出さずの命令
（NOT READ）との信号周波数の間での位相同
期が不完全である。その結果として、READか
らNOT READへまたはその逆の変化が起きる毎
に、位相同期回路に関連しているクロツク信号は
入力信号に同期し直す（再同期）必要がある。
READとNOT READの信号周波数がほぼ同じで
あつても、位相ズレがあると考えられるから、
READもしくはNOT READ信号の位相にクロツ
ク信号の位相を同期させる必要がある。これま
で、クロツク信号をREAD及びNOT READ信号
周波数に再同期するのは、普通位相比較器及び電
圧制御発振器により、周波数差を零にしてしまう
ことにより行なわれて来た。しかしこの過程では
通常クロツクの20周期も必要とし、READと
NOT READの間で変化が起こるときに遅れが出
る。
信号を再周期する他の方法としては、１周期の
間に発振を起こさせまた止めることのできる発振
器を使つて、同期されるべき信号で先の信号と新
しい信号の間の位相差を埋め合わす予め決められ
た時間間隔だけこの発振器を抑制する方法が存在
している。が、この方法では特殊な発振器が必要
でその周波数特性が普通良くないので、装置全体
の性能を落とすのであつた。
本考案は、より短い時間でクロツクを再同期す
る装置に関するものである。特に、READもし
くはNOT READ入力信号の周波数はＮ倍され、
READもしくはNOT READ信号周波数のＮ倍の
周波数の信号が作られる。元の信号周波数に再生
するために分周計数器（divide counter）があつ
てＮ倍になつた信号をＮで分周する。READと
NOT READの間で変移があるときに再同期した
いなら、分周計数器をリセツトする。そうすれ
ば、クロツクは直ちに新しい入力信号の位相に再
同期され、その可能な最大誤差はπ／Ｎラジアン
である。その後の最終的な再同期は、位相比較器
及び電圧制御発振器を使う従来の技術で実現され
る。
一つの信号周波数から他へ素早く再同期するこ
とのできる同期装置を示すことが本考案の一つの
目的である。
また、入力周波数の位相が変わつたときにパル
ス信号の周波数をその入力周波数に再同期するこ
とのできるパルス再同期装置を示すことがもう一
つの目的である。
本考案に従えば、入力周波数のＮ倍の周波数の
信号を電圧制御発振器が作り、電圧制御発振器の
出力につながつている分周計数器がその信号周波
数をＮ分の１の入力と同じ周波数の信号にして位
相比較器に送る。入力信号が変わつたときに分周
計数器をリセツトするためにリセツト装置があ
り、その変化があると入力信号の位相が変わるこ
とになるが、リセツトにより分周計数器から位相
比較器への出力信号は、周波数は入力信号と同じ
で位相ズレの最大誤差がπ／Ｎラジアン以下にな
る。
磁気記録データ再生回路においてREAD及び
NOT READ信号周波数にクロツク信号を素早く
再同期させるために本考案を利用することが本考
案の一つの特徴である。
本考案の上記及びその他の特徴は、以下の詳し
い記述及び付随の図面からよりよく理解されるで
あろう。
図面、特に第１図を参照すると、本考案の現在
の望ましい実施例に従つた位相同期回路が示され
ている。第１図では、それぞれＡ及びA′で示さ
れるREAD及びNOT READ信号を受けるようつ
ながれている端子を持つスイツチSW１がある。
ＡとA′の信号は通常同一の周波数であるが互い
の位相がある未知量だけズレている。スイツチ
SW１の極は位相比較器１２の第１の入力１０に
つながつている。位相比較器１２からの出力はフ
イルタ増幅器１４を通して電圧制御発振器１６に
つながつている。従来、電圧制御発振器１６の出
力は直接位相比較器１２の入力１８につながれ
た。そして従来は、スイツチSW１を第１及び第
２の位置に動かして入力信号ＡとA′を切り換え
たとき、切り換わつた新しい入力信号と電圧制御
発振器からの出力との間の位相ズレを位相比較器
が検出し、電圧制御発振器は入力信号の位相に同
期するよう働くが、この過程には通常クロツクの
およそ20周期もかかる。しかし、本考案では、電
圧制御発振器１６は入力周波数のＮ倍の周波数の
出力信号Ｂ（第２図参照）を作るようにされ、分
周計数器２２が信号Ｂを受け取つてＮ分の１の出
力信号Ｃにして位相比較器１２の入力１８に送
る。分周計数器２２は、たとえばリセツト可能シ
フトレジスタでよいのだが、リセツト回路２４か
らの命令によりリセツトすることができる。リセ
ツト装置は、再同期命令信号Ｄの他にスイツチ
SW１から入力信号ＡもしくはA′も受ける。分周
計数器をできるだけ簡単なものにするにはＮは整
数であることが望ましいと考えられる。しかし、
単なる計数器の代わりにより複数な分周器が必要
になるが、あらかじめ決められたどんな数にでも
Ｎをとることは可能である。
本考案に従つた装置の働きについては、特に第
２図を参照しながら、スイツチSW１は第１図に
示されている位置にあつて、信号Ａが位相比較器
１２の入力１０にはいると考えよう。さらにクロ
ツクパルスは入力信号Ａと同期している。また図
示のためＮを５だと仮定する。フイルタ１４の出
力電圧は入力信号ＡもしくはA′の周波数を表わ
す電圧である。電圧制御発振器１６は信号Ａもし
くはA′のＮ倍の周波数の出力信号Ｂを作り出す。
これは今の例では、電圧制御発振器１６からの出
力信号Ｂは信号Ａの周波数の５倍に等しい周波数
の信号であるということになる。そこでリセツト
可能な、先に説明したようにリセツト可能なシフ
トレジスタなどの、リセツト可能分周計数器２２
が、信号Ｂの1/5の周波数に等しいＣとして図示
のようなパルス出力信号を作り出す。こうして、
第２図の左部分に書かれているように、正に信号
Ｃは信号Ａと周波数及び位相が同期している。
READ状態とNOT READ状態を切り換える必
要があるときは、スイツチSW１を操作して信号
A′が位相比較器１２の入力１０に送られるよう
にする。同時に再同期パルスＤをリセツト回路２
４に加える。しかし、電圧制御発振器１６は少な
くとも当分の間信号Ｂを変化させない出力信号を
出し続ける。そして、信号A′の最初のパルスが
リセツト回路２４にはいつたとき、リセツト回路
２４は分周計数器２２にリセツト信号を与え、そ
の計数器がそのときいくつを計数しているかにか
かわらず、計数を零にリセツトする。零にリセツ
トするときには分周計数器２２は信号Ｃの２６と
図示されているパルスを作り出し、その後は今の
場合５に等しいＮで信号の周波数を分周し続け
る。こうして、π／Ｎラジアンよりも小さい誤差
で直ちに信号A′への再同期が行なわれる。信号
ＡとA′の切り換えにおいて、信号Ｂのパルスの
中から新しい信号周波数の位相に最も近いものが
信号Ｃに選ばれるのが理解されるであろう。その
結果、再同期の際に起こる最大誤差は、従来のや
り方で知られていたπラジアンではなく、π／Ｎ
ラジアンになる。最終的な再同期は、この方面の
技術でよく知られているように、位相比較器１２
及び電圧制御発振器１６を使つた従来の方法によ
り実現される。だから、本考案に従つた装置では
最大誤差がＮの計数で小さくなる。
Ｎはどのような整数に選んでもよいのだが、こ
の方面の技術を熟知した者ならわかるように、Ｎ
をあまり大きくすべきではない。Ｎを大きくする
とシフトレジスタとして回路が余分に必要でコス
トが高くなるからで、５から10くらいの範囲の倍
数にすることで十分なことがわかつている。そこ
で、Ｎを５と10の間の整数に選ぶと、従来の方法
の装置でか180゜の最大位相誤差が、36゜から18゜の
間になる。
このように本考案は、位相再同期の最大誤差を
効果的に減少させ、特に磁気記録データ再生技術
において有用な装置を提示している。その装置は
簡単で動作は早い。
図面や説明の記述に示された実施例は例として
上げたものであつて本考案の実用新案登録請求の
範囲を限定するものではない。本考案の実用新案
登録請求の範囲は付随する実用新案登録請求の範
囲に従つて限定される。
【図面の簡単な説明】
第１図は本考案の現在の望ましい実施例に従つ
た装置のクロツク回路のブロツク図、第２図は第
１図に表わされた回路を通るいくつかの信号波形
を表わした図である。 １２……位相比較器、１６……電圧制御発振
器、２２……計数器。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 同じ周波数であるがお互いの間の位相関係は
    ズレているかもしれない複数個の信号の一つを
    受け取る第１の入力をもつ位相比較器を持つ位
    相同期回路であつて、上記位相比較器の出力に
    つながつていて上記第１の入力に現われた信号
    を電圧で表わす信号を取り出すフイルタ装置、
    上記最後に記した信号の電圧に対応して上記第
    １の入力に現われた信号の周波数を予め決めら
    れた倍数だけ倍周した信号を作りだす電圧制御
    発振装置、上記電圧制御発振装置につながつて
    いて上記電圧制御発振装置からの倍周信号をＮ
    分周するセツト可能な分周装置、上記位相比較
    器の上記第１の入力への入力信号の選択に変更
    があるとそれと同時に再同期パルスを外部から
    受け、選択の変更後の入力信号の最初の信号を
    受けたとき上記分周装置をリセツトするリセツ
    ト装置を含み、これにより上記位相比較器の上
    記第１の入力への入力信号の選択に変更がある
    と、上記分周装置は、周波数は上記入力信号と
    等しいが、位相は上記入力信号の位相とはπ／
    Ｎラジアンより大きくない値だけ異なるパルス
    信号を与え、また上記分周装置の出力を上記位
    相比較器の第２の入力につなぐ装置を含む位相
    同期回路。 (2) 実用新案登録請求の範囲第１項に記載の位相
    同期回路であつて、上記分周装置が計数器を含
    み、またＮが整数である位相同期回路。
JP1985099011U 1976-01-16 1985-06-28 位相同期回路 Granted JPS6115840U (ja)

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US649953 1976-01-16

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JPS6115840U JPS6115840U (ja) 1986-01-29
JPS6338584Y2 true JPS6338584Y2 (ja) 1988-10-12

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JP1985099011U Granted JPS6115840U (ja) 1976-01-16 1985-06-28 位相同期回路

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DE (1) DE2658238A1 (ja)
FR (1) FR2338604A1 (ja)
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NL (1) NL183483C (ja)

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