JPH0247653Y2 - - Google Patents
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- Publication number
- JPH0247653Y2 JPH0247653Y2 JP16562684U JP16562684U JPH0247653Y2 JP H0247653 Y2 JPH0247653 Y2 JP H0247653Y2 JP 16562684 U JP16562684 U JP 16562684U JP 16562684 U JP16562684 U JP 16562684U JP H0247653 Y2 JPH0247653 Y2 JP H0247653Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- flop
- type flip
- phase
- Prior art date
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- Expired
Links
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案はデジタル信号の再生、受信等において
デジタル信号中のデータビツトレートに位相同期
したクロツク信号を抽出するビツト同期回路に関
する。
デジタル信号中のデータビツトレートに位相同期
したクロツク信号を抽出するビツト同期回路に関
する。
（考案の背景）
デジタル信号の磁気テープ等への記録には、そ
の占有帯域幅を適当にするため、たとえば4/5モ
デイフアイドNRZI、2/3モデイフアイドNRZI、
８／１０モデイフアイドNRZI、FMまたはモデイフ
アイドFM等の変調を行なつて記録される。この
場合、再生信号の波長は最小反転間隔（Tmin）
から最大反転間隔（Tmax）の間に検出時間幅
（Tw）毎に分布する。そこで再生時には検出時
間幅Twを周期としかつデータビツトレートに位
相同期したクロツク信号を得る必要がある。
の占有帯域幅を適当にするため、たとえば4/5モ
デイフアイドNRZI、2/3モデイフアイドNRZI、
８／１０モデイフアイドNRZI、FMまたはモデイフ
アイドFM等の変調を行なつて記録される。この
場合、再生信号の波長は最小反転間隔（Tmin）
から最大反転間隔（Tmax）の間に検出時間幅
（Tw）毎に分布する。そこで再生時には検出時
間幅Twを周期としかつデータビツトレートに位
相同期したクロツク信号を得る必要がある。
（考案の目的）
本考案は、色々な種類の変調方式に対応でき、
かつ構成が簡単なビツト同期回路を提供すること
を目的とする。
かつ構成が簡単なビツト同期回路を提供すること
を目的とする。
（考案の実施例）
以下、本考案を実施例により説明する。
第１図は本考案の一実施例を示すブロツク図で
ある。
ある。
入力信号は入力端子INを介してデータセレク
タ１に供給され、データセレクタ１を通つた入力
信号は遅延回路２に供給して一定時間、たとえば
時間Tw／２だけ遅延させる。一方、データセレ
クタを通つた入力信号はＤ型フリツプフロツプ３
に入力する。遅延回路２の出力とＤ型フリツプフ
ロツプ３のＱ出力の立上りまたは立下りとを位相
比較器４に供給して位相比較する。
タ１に供給され、データセレクタ１を通つた入力
信号は遅延回路２に供給して一定時間、たとえば
時間Tw／２だけ遅延させる。一方、データセレ
クタを通つた入力信号はＤ型フリツプフロツプ３
に入力する。遅延回路２の出力とＤ型フリツプフ
ロツプ３のＱ出力の立上りまたは立下りとを位相
比較器４に供給して位相比較する。
位相比較器４の出力はローパスフイルタ５に供
給し、ローパスフイルタ５の出力は電圧制御発振
器６に制御信号として供給してある。電圧制御発
振器６の発振出力はＤ型フリツプフロツプ３のク
ロツク信号として供給してあり、同時にＫ分周す
る分周器７を介してデータセレクタ１に供給して
ある。
給し、ローパスフイルタ５の出力は電圧制御発振
器６に制御信号として供給してある。電圧制御発
振器６の発振出力はＤ型フリツプフロツプ３のク
ロツク信号として供給してあり、同時にＫ分周す
る分周器７を介してデータセレクタ１に供給して
ある。
データセレクタ１には入力端子INに供給され
た入力信号が有効であるか否かを示すデータ選択
信号Ｅが供給してあり、入力端子INに供給され
た入力信号が有効であるときはデータ選択信号Ｅ
は高電位となつて入力端子INに供給された入力
信号を選択し、データ選択信号Ｅが低電位のとき
は分周器７の出力を選択する。
た入力信号が有効であるか否かを示すデータ選択
信号Ｅが供給してあり、入力端子INに供給され
た入力信号が有効であるときはデータ選択信号Ｅ
は高電位となつて入力端子INに供給された入力
信号を選択し、データ選択信号Ｅが低電位のとき
は分周器７の出力を選択する。
ここでＤ型フリツプフロツプ３、位相比較器
４、ローパスフイルタ５および電圧制御発振器６
はPLL回路を構成している。
４、ローパスフイルタ５および電圧制御発振器６
はPLL回路を構成している。
いま入力信号として例えば第２図ａに示すよう
なNRZI信号の場合を考える。第２図ａでは
Tmin／Tw＝１，Tmax／Tw＝３の場合を例示
している。
なNRZI信号の場合を考える。第２図ａでは
Tmin／Tw＝１，Tmax／Tw＝３の場合を例示
している。
第２図ａの入力信号は遅延回路２に供給されて
時間Tw／２だけ遅延され、遅延回路２の出力は
第２図ｂに示す如くになる。
時間Tw／２だけ遅延され、遅延回路２の出力は
第２図ｂに示す如くになる。
しかるに検出時間幅Twを周期とするクロツク
によつて第２図ａに示す波形の入力信号をラツチ
した信号は第２図ｄに示す如く、第２図ｃに示し
たクロツクの位相により第２図ａに示した波形の
入力信号に対し０〜Twだけ遅れることになる。
ここでＤ型フリツプフロツプ３等の論理素子は理
想素子とし、遅れは無視している。
によつて第２図ａに示す波形の入力信号をラツチ
した信号は第２図ｄに示す如く、第２図ｃに示し
たクロツクの位相により第２図ａに示した波形の
入力信号に対し０〜Twだけ遅れることになる。
ここでＤ型フリツプフロツプ３等の論理素子は理
想素子とし、遅れは無視している。
そこでたとえばデジタル型の位相比較器４によ
り第２図ｂに示す波形の遅延回路２出力と、第２
図ｄに示したＤ型フリツプフロツプ３のＱ出力の
立上りエツヂの時間差が検出される。この時間差
に対応した位相比較器４からの出力をローパスフ
イルタ５において積分した出力によつて電圧制御
発振器６は制御されて、第２図ｄに示したＤ型フ
リツプフロツプ３の出力と第２図ｂに示した遅延
回路２の出力とは同位相に制御されることにな
り、電圧制御発振器の出力が入力信号のデータビ
ツトレートに位相同期したクロツク信号であり第
２図ｃに示した如くである。
り第２図ｂに示す波形の遅延回路２出力と、第２
図ｄに示したＤ型フリツプフロツプ３のＱ出力の
立上りエツヂの時間差が検出される。この時間差
に対応した位相比較器４からの出力をローパスフ
イルタ５において積分した出力によつて電圧制御
発振器６は制御されて、第２図ｄに示したＤ型フ
リツプフロツプ３の出力と第２図ｂに示した遅延
回路２の出力とは同位相に制御されることにな
り、電圧制御発振器の出力が入力信号のデータビ
ツトレートに位相同期したクロツク信号であり第
２図ｃに示した如くである。
また、第３図に示す如く位相比較器４の入力に
Ｄ型フリツプフロツプ３のＱ出力とデータセレク
タ１の出力とを入力とするEx−NOR回路８およ
びデータセレクタ１の出力と遅延回路２の出力を
入力とするEx−NOR回路９を接続すると、第２
図ｂ，ｄに示した遅延回路２の出力、Ｄ型フリツ
プフロツプ３のＱ出力の立上りおよび立下りの各
エツジで立上るパル列に変換できて、位相比較の
回数を２倍にすることができる。
Ｄ型フリツプフロツプ３のＱ出力とデータセレク
タ１の出力とを入力とするEx−NOR回路８およ
びデータセレクタ１の出力と遅延回路２の出力を
入力とするEx−NOR回路９を接続すると、第２
図ｂ，ｄに示した遅延回路２の出力、Ｄ型フリツ
プフロツプ３のＱ出力の立上りおよび立下りの各
エツジで立上るパル列に変換できて、位相比較の
回数を２倍にすることができる。
また位相比較器４がＤ型フリツプフロツプ３の
Ｑ出力の立下りで比較する場合は、Ex−NOR回
路８，９に代つてEx−OR回路を接続すればよ
い。
Ｑ出力の立下りで比較する場合は、Ex−NOR回
路８，９に代つてEx−OR回路を接続すればよ
い。
つぎに、たとえば磁気テープを回転ヘツドで再
生する場合に、回転ヘツドの回転角度以上のとき
の再生出力を無効とするが如き場合のように、入
力信号が間歇的である場合等、入力信号が無い場
合または有つても無効の場合にはデータ選択信号
Ｅが低電位となり、データセレクタ１は分周器７
の出力が選択されて出力される。
生する場合に、回転ヘツドの回転角度以上のとき
の再生出力を無効とするが如き場合のように、入
力信号が間歇的である場合等、入力信号が無い場
合または有つても無効の場合にはデータ選択信号
Ｅが低電位となり、データセレクタ１は分周器７
の出力が選択されて出力される。
いま分周器７を例えば入力の立下りで反転する
２分周器とすれば分周器７の出力は第２図ｅに示
す如くになつて、分周器７の出力は第２図ａに示
す波形と同位相であり、周期Twのクロツクを発
生する自走システムとなる。
２分周器とすれば分周器７の出力は第２図ｅに示
す如くになつて、分周器７の出力は第２図ａに示
す波形と同位相であり、周期Twのクロツクを発
生する自走システムとなる。
そこでこのようにしておけば、次に入力信号が
発生した場合の引込みが早くなることになり、従
来行なつていた如く無入力時に別途設けた発振回
路の出力と入力信号とを切替える場合よりも簡単
で、同様の効果が得られる。
発生した場合の引込みが早くなることになり、従
来行なつていた如く無入力時に別途設けた発振回
路の出力と入力信号とを切替える場合よりも簡単
で、同様の効果が得られる。
（考案の効果）
以上説明した如く、本考案によれば通常の
PLL回路に遅延回路とＤ型フリツプフロツプを
加えた簡単な構成で、かつ動作が確実である。ま
た、データビツトレートに対応して遅延回路の遅
延時間、電圧制御発振器の発振周波数を合せるだ
けで色々な種類の変調方式に対応することができ
る。
PLL回路に遅延回路とＤ型フリツプフロツプを
加えた簡単な構成で、かつ動作が確実である。ま
た、データビツトレートに対応して遅延回路の遅
延時間、電圧制御発振器の発振周波数を合せるだ
けで色々な種類の変調方式に対応することができ
る。
第１図は本考案の一実施例の構成を示すブロツ
ク図。第２図は本考案の一実施例の作用の説明に
供する波形図。第３図は本考案の一実施例の変形
例を示すための付加回路図。 ２……遅延回路、３……Ｄ型フリツプフロツ
プ、４……位相比較器、５……ローパスフイル
タ、６……電圧制御発振器。
ク図。第２図は本考案の一実施例の作用の説明に
供する波形図。第３図は本考案の一実施例の変形
例を示すための付加回路図。 ２……遅延回路、３……Ｄ型フリツプフロツ
プ、４……位相比較器、５……ローパスフイル
タ、６……電圧制御発振器。
Claims (1)
- 入力デジタル信号中のビツトレートに位相同期
したクロツク信号を抽出するビツト同期回路にお
いて、位相比較器、ローパスフイルタおよび電圧
制御発振器を有するPLL回路と、前記入力デジ
タル信号を遅延させる遅延回路と、前記電圧制御
発振器と位相比較器との間に挿入され、前記電圧
制御発振器の出力をクロツク信号としかつ前記入
力デジタル信号を入力するＤ型フリツプフロツプ
とを備え、前記遅延回路の出力と前記Ｄ型フリツ
プフロツプの出力の立上りまたは立下りとを前記
位相比較器で位相比較することを特徴とするビツ
ト同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16562684U JPH0247653Y2 (ja) | 1984-11-02 | 1984-11-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16562684U JPH0247653Y2 (ja) | 1984-11-02 | 1984-11-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181243U JPS6181243U (ja) | 1986-05-29 |
| JPH0247653Y2 true JPH0247653Y2 (ja) | 1990-12-14 |
Family
ID=30723466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16562684U Expired JPH0247653Y2 (ja) | 1984-11-02 | 1984-11-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247653Y2 (ja) |
-
1984
- 1984-11-02 JP JP16562684U patent/JPH0247653Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6181243U (ja) | 1986-05-29 |
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