JPH0452553B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は入力データパルスに同期したクロツク
を作成するセルフクロツク装置、特に磁気記録再
生装置に用いるセルフクロツク装置に関する。

(2) 従来技術と問題点 磁気テープ装置、磁気デイスク装置等の磁気記
録再生装置においては、入力データパルスに同期
したクロツクを発生するためのセルフクロツク装
置が用いられる。

従来、セルフクロツク装置としてはPLL（フエ
ーズロツクループ）あるいはVFO（パリアブルフ
リーケンシーオツシレータ）と称される位相同期
発振回路が用いられていた。しかしながらこの種
の回路は構成が複雑であり高価であつた。特に、
マルチトラツク記録方式では各トラツク毎にこの
位相同期発振回路を設ける必要があるため、回路
の占有容積が大きくなり、また装置全体の製造コ
ストが高くなる問題があつた。また、この種の発
振回路は特殊なアナログ回路であるためLSI化に
適しておらず、製造コストを低減することがより
一層困難であつた。

(3) 発明の目的 従つて本発明は従来技術の上述の問題点を解消
するものであり、本発明の目的は、回路構成が簡
単であると共に安価に製造でき、しかも入力デー
タの位相ずれに対しても安定した動作を行う信頼
性の高いセルフクロツク装置を提供することにあ
る。

(4) 発明の構成 上述の目的を達成する本発明の特徴は、入力同
期信号によつてトリガされ該入力同期信号の平均
周期Ｔの1/2周期Ｔ／２経過後に出力パルス信号を発 生すると共に該自己の出力パルス信号によつてト
リガされ前記入力同期信号の印加されない場合は
設定時間T′経過後に出力パルス信号を発生する
タイマ回路と、前記入力同期信号が連続して印加
されない場合は前記設定時間T′を変化せしめる
設定時間制御回路とを備えたことにある。

(5) 発明の実施例 以下図面を用いて本発明を詳細に説明する。

第１図は本発明の一実施例の構成を表わすブロ
ツク図である。

同図において、１０はタイマ回路を構成するプ
ログラマブルカウンタを表わしている。プログラ
マブルカウンタ１０のクロツク端子CKには線１
２を介して外部クロツクが印加される。プログラ
マブルカウンタ１０のプリセツト値入力端子IN
には可変プリセツト値発生回路１４が接続されて
いる。この可変プリセツト値発生回路１４は、実
際には、デコーダで構成されカウンタ２４の出力
に応じて種々の２進信号を発生する。プログラマ
ブルカウンタ１０のプリセツト端子PRは遅延回
路１８を介してオアゲート２０の出力に接続され
ている。この遅延回路１８はプリセツト動作時に
プリセツト信号と可変プリセツト値発生回路１４
側の出力とのタイミングを合わせるために設けら
れている。オアゲート２０の一方の入力には入力
データパルス（入力同期信号）が線２２を介して
印加される。オアゲート２０の他方の入力にはプ
ログラマブルカウンタ１０のキヤリー信号が印加
される。このキヤリー信号はプリセツト値を変化
させる指示信号を形成するためのカウンタ２４の
クロツク端子CKにも印加される。また、このキ
ヤリー信号は、入力データパルスに同期した出力
パルスとして線２６を介して外部へ取り出され
る。カウンタ２４のクリア端子CLRには入力デ
ータパルスが印加される。このカウンタ２４の出
力は前述の可変プリセツト値発生回路１４に送り
込まれる。上述したカウンタ２４及び可変プリセ
ツト値発生回路１４が設定時間制御回路を構成し
ている。

本実施例に示したセルフクロツク装置は、例え
ば磁気テープ装置の各トラツクの再生信号に同期
したクロツクを出力パルスとして出力するもので
あり、各トラツク毎に１つづつ設けられる。この
場合、線２２を介して印加される入力データパル
スは、各トラツクの読出しヘツドから出力される
アナログ読出し信号を微分したものを波形整形し
て得られる。また、線１２を介して印加される外
部クロツクは、基準トラツクかの読出し信号のＮ
倍（例えば16倍）の周波数に同期したクロツクで
あり、これは単一の位相同期発振回路等で形成さ
れる。次に本実施例の動作を第２図のタイムチヤ
ートを合わせ用いて説明する。

今、プログラマブルカウンタ１０が４ビツトの
カウンタであるとし、その内容が16進法で表わし
て“Ｆ”となつた際にキヤリー信号を発生するも
のであるとする（ただし、線１２を介して印加さ
れるクロツクが基準トラツクの読出し信号周波数
を16分周したものである場合）。また、カウンタ
２４は入力データパルスによつてリセツトされる
とその内容が16進法で“０”となり、以後キヤリ
ー信号が印加される毎に“１”，“２”，“３”と、
その内容を１つづつインクリメントするものであ
るとする。このカウンタ２４の出力がデコーダで
実際には構成される可変プリセツト値発生回路１
４を制御する訳であるが、この可変プリセツト値
発生回路１４は、カウンタ２４の出力が“０”の
ときプリセツト値“８”，“１”のときプリセツト
値“０”，“２”のときプリセツト値“２”，“３”
のときプリセツト値“４”を例えば発生するもの
であるとする。

まず最初に、入力データパルスが各ビツトセル
に現れる場合の動作について説明する。これは第
２図ａの部分に相当する。第２図Ａに示す入力デ
ータパルスが印加されると、プログラマブルカウ
ンタ１０はプリセツトされるが、この場合、カウ
ンタ２４もリセツトされ、その出力が第２図Ｆに
示す如く“０”であるプリセツト値は“８”とな
る。なお、第２図Ｂはプログラマブルカウンタ１
０の内容第２図Ｄはそのプリセツト信号、第２図
Ｅはカウンタ２４のリセツト信号を示している。
入力データパルスが印加されてからＴ／２（ただ
し、Ｔは入力データパルスの平均周期）経過する
とこのプログラマブルカウンタ１０は第２図Ｃに
示すキヤリー信号を出力する。キヤリー信号が出
力されるとプログラマブルカウンタ１０はプリセ
ツトされるが、この場合、キヤリー信号によつて
カウンタ２４の内容がインクリメントされており
“１”となつている。従つてリセツト値は“０”
であり、この値からプログラマブルカウンタ１０
は外部クロツクの計数を行う。このように、入力
データパルスの中間点でキヤリー信号が出力され
るので、このキヤリー信号、即ち出力パルス、は
入力データパルスと同期することになる。

次に、ピツトセルに入力データパルスが現れな
い場合について動作説明を行う。これは第２図の
ｂの部分に相当する。

入力データパルスが印加されないと、プログラ
マブルカウンタ１０は途中でプリセツトされない
ので、キヤリー信号でプリセツトされた値からそ
のままカウント動作を続け、内容が“Ｆ”になる
とキヤリー信号を出力する。このキヤリー信号に
よつて再びプログラマブルカウンタ１０がプリセ
ツトされるわけであるが、この場合カウンタ２４
がリセツトされないため、その内容はそのままイ
ンクリメントされて“２”となり、その結果、プ
リセツト値が“２”となる（第２図のｃ点参照）。
このため、次にキヤリー信号が現れるまでの時間
がＴより短かくなり、出力クロツクが手前側に移
相されることとなる。

一般に、磁気記録再生装置における再生信号
は、記録媒体の磁束が密であるときから粗である
ときの方へそのピーク位置がずれてしまうことが
知られている。即ち、入力データパルスが現れな
いビツトセルが続くと次に現れる入力データパル
スは第２図のｄに示す如く、通常の位置ｅに対し
て必ず前方向（時間的に早い方向）へ位相ずれす
ることになる。

このため、入力データパルスが連続して現れな
いときに、プリセツト値を変化させずに通常の位
置でキヤリー信号を発生させるようにした場合、
次に生じる入力データパルスがＴ／２以上前に位
相ずれしたときにプログラマブルカウンタ１０が
誤動作し、同期が乱れてしまう。即ち、プリセツ
ト値を変化させない場合の入力データパルスの位
相ずれに対するマージンはＴ／２のみということ
となる。

これに対して上述の実施例によれば、入力デー
タパルスが再び現れるビツトセルの一つ前のビツ
トセルでキヤリー信号の発生するタイミングが第
２図に示すようにΔTだけ早くなるため、入力デ
ータパルスの位相ずれに対するマージンがＴ／２＋ ΔTとなり、位相ずれに対するる同期動作が大幅
に向上することとなる。

第３図は本発明の他の実施例の構成を示してい
る。

この実施例は、第１図の実施例の如く、カウン
タ２４の出力によつてプログラマブルカウンタ１
０のプリセツト値を変える代りに、キヤリー信号
の発生するプログラマブルカウンタ１０′の出力
値を可変にしようとするものである。

同図において、３０はカウンタ２４の出力に応
じて種々の基準値を発生する可変基準値発生回路
である。この可変基準値発生回路３０は、第１図
の可変プリセツト値発生回路１４と同じような機
能を呈するものである。可変基準値発生回路３０
からの基準値はバイナリコンパレータ３２におい
て、プログラマブルカウンタ１０′の出力の比較
基準値となる。プログラマブルカウンタ１０′の
出力がこの比較基準値に達するとバイナリコンパ
レータ３２から前述のキヤリー信号に相当する出
力が出され、これが出力パルス、カウンタ２４の
クロツク、及びプログラマブルカウンタ１０′の
プリセツト信号となる。なお、本実施例では、プ
リセツト値発生回路３４は、入力データパルスが
印加されたとき“８”のプリセツト値、キヤリー
信号に相当するバイナリコンパレータ３２の出力
が印加されたとき“０”のプリセツト値をそれぞ
れ出力する如き構成となる。

本実施例の動作は、前述の実施例か容易に類推
することができ、また作用効果は前述の実施例と
ほぼ同じであるため、これらの説明を省略する。

(6) 発明の効果 以上詳細に説明したように本発明によれば、入
力同期信号が連続して印加されない場合は出力パ
ルス信号の発生間隔が変化せしめられるため、磁
気記録再生装置特有の入力同期信号の位相ずれに
対して安定した同期動作を行うことができ、信頼
性が非常に高いセルフクロツク装置を提供でき
る。また、低品質の入力同期信号についても充分
同期追従することができる。もちろん、本発明の
装置は回路構成も簡単であり、製造コストも大幅
に低減せしめることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は第１図の実施例のタイムチヤート、第３図は
本発明の他の実施例のブロツク図である。 １０，１０′……プログラマブルカウンタ、１
４……可変プリセツト値発生回路、１８……遅延
回路、２０……オアゲート、２４……カウンタ、
３０……可変基準値発生回路、３２……バイナリ
コンパレータ、３４……プリセツト値発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力同期信号によつてトリガされ該入力同期
   信号の平均周期Ｔの1/2周期Ｔ／２経過後に出力パル ス信号を発生すると共に該自己の出力パルス信号
   によつてトリガされ前記入力同期信号の印加され
   ない場合は設定時間T′経過後に出力パルス信号
   を発生するタイマ回路と、前記入力同期信号が連
   続して印加されない場合は前記設定時間T′を変
   化せしめる設定時間制御回路とを備えたことを特
   徴とするセルフクロツク装置。 ２ 前記設定時間制御回路が前記出力パルス信号
   を計数し、前記入力同期信号によつてリセツトさ
   れるカウンタ回路と、該カウンタ回路の出力に応
   じて設定時間T′を変化せしめる回路とを備えて
   いる特許請求の範囲第１項記載のセルフクロツク
   装置。