JPS6058620B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6058620B2 JPS6058620B2 JP53049497A JP4949778A JPS6058620B2 JP S6058620 B2 JPS6058620 B2 JP S6058620B2 JP 53049497 A JP53049497 A JP 53049497A JP 4949778 A JP4949778 A JP 4949778A JP S6058620 B2 JPS6058620 B2 JP S6058620B2
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- JP
- Japan
- Prior art keywords
- pulse
- circuit
- input
- phase
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は磁気記憶制御装置やベースバンドのデータ伝送
用受信機等に用いられ、データパルス列からクロック信
号を抽出する位相同期回路に関する。
用受信機等に用いられ、データパルス列からクロック信
号を抽出する位相同期回路に関する。
磁気記憶装置からの読出し信号やベースバンドのデータ
伝送における受信信号からデータ再生に−必要なりロッ
ク信号を抽出する目的て位相同期回路が用いられている
。
伝送における受信信号からデータ再生に−必要なりロッ
ク信号を抽出する目的て位相同期回路が用いられている
。
近年、集積回路技術の進歩によりこの位相同期回路も集
積回路化が進み、入出力の信号がパルスで動作可能な位
相同期回路用集積回路も実現されている。この位相同期
回路用集積回路のなかには、論理回路で構成された位相
周波数比較器がある。これは非同期状態において周波数
差も検出するという優れた特性を有している。代表的な
位相周波数比較器に干トローラ社製のＭＣ４０４４があ
る。この集積回路の位相比較特性は第１図に示されるよ
うに、その位相比較の動作範囲力壮２πにわたつている
。これが周波数比較特性を示している。この位相周波数
比較器を用い’た位相同期回路では第２図ａに示す磁気
ディスク装置からの読出し信号のように倍周波変調方式
で記録されて、データ’゛０’’の時パルスが存在しな
いようなパルス列に対しては不要な位相誤差信号を発生
するため、正確なりロック抽出が困難である。従つて、
このような位相周波数比較器を使用するためには第２図
をに示すように、入力パルス列の周波数と電圧制御発振
器の周波数とか１：１に対応していなければならない。
このため、従来は入力パルス列から余分なパルスを抜き
取ることにより作成された一定周期のパルスと電圧制御
発振器からのパルスとの周波数がｌ：ｌになるようにし
ている。第３図に、これを実現するために構成された回
路を示し、第４図にその動作を説明する図を示す。
積回路化が進み、入出力の信号がパルスで動作可能な位
相同期回路用集積回路も実現されている。この位相同期
回路用集積回路のなかには、論理回路で構成された位相
周波数比較器がある。これは非同期状態において周波数
差も検出するという優れた特性を有している。代表的な
位相周波数比較器に干トローラ社製のＭＣ４０４４があ
る。この集積回路の位相比較特性は第１図に示されるよ
うに、その位相比較の動作範囲力壮２πにわたつている
。これが周波数比較特性を示している。この位相周波数
比較器を用い’た位相同期回路では第２図ａに示す磁気
ディスク装置からの読出し信号のように倍周波変調方式
で記録されて、データ’゛０’’の時パルスが存在しな
いようなパルス列に対しては不要な位相誤差信号を発生
するため、正確なりロック抽出が困難である。従つて、
このような位相周波数比較器を使用するためには第２図
をに示すように、入力パルス列の周波数と電圧制御発振
器の周波数とか１：１に対応していなければならない。
このため、従来は入力パルス列から余分なパルスを抜き
取ることにより作成された一定周期のパルスと電圧制御
発振器からのパルスとの周波数がｌ：ｌになるようにし
ている。第３図に、これを実現するために構成された回
路を示し、第４図にその動作を説明する図を示す。
入力パルス列１１はデータパルス列の間にクロックパル
スを含んでおり、位相周波数比較器２にはこのクロック
パルスだけの信号１２が加えられている。この構成では
データパルス列中に一定周期のクロックパルスを含んで
いる場合にのみ正動な動作が保証されるが、データパル
ス列中に一定周期のクロックパルスが含まれていない場
合には、正常な動作が保証されないという欠点がある。
スを含んでおり、位相周波数比較器２にはこのクロック
パルスだけの信号１２が加えられている。この構成では
データパルス列中に一定周期のクロックパルスを含んで
いる場合にのみ正動な動作が保証されるが、データパル
ス列中に一定周期のクロックパルスが含まれていない場
合には、正常な動作が保証されないという欠点がある。
本発明の目的は任意のパルス列パターンからクロック抽
出できるようにした位相同期回路を提供することにある
。
出できるようにした位相同期回路を提供することにある
。
本発明の回路は、論理“゜０゛および゜゜１゛の２値信
号からなる入力パルス列が供給される入力端子と、前記
入力パルス列の各パルスのパルス幅をそのパルス周期の
半分だけ伸張する回路と、この回路により伸張されたパ
ルス幅を有するパルスを第１の入力信号とする位相周波
数比較回路と、この位相周波数比較回路からの出力信号
の不要な周波数成分を除去する低域枦波回路と、この低
域枦波回路の出力電圧にもとづいて発振周波数を制御す
る電圧制御型発振器と、前記入力端子からの入力パルス
列の各パルスによリセットされ前記電圧制御型発振器か
らの出力信号よりリセットされその出力信号が前記位相
周波数比較回路の第２の入力信号として与えられるフリ
ップフロップとから構成されている。
号からなる入力パルス列が供給される入力端子と、前記
入力パルス列の各パルスのパルス幅をそのパルス周期の
半分だけ伸張する回路と、この回路により伸張されたパ
ルス幅を有するパルスを第１の入力信号とする位相周波
数比較回路と、この位相周波数比較回路からの出力信号
の不要な周波数成分を除去する低域枦波回路と、この低
域枦波回路の出力電圧にもとづいて発振周波数を制御す
る電圧制御型発振器と、前記入力端子からの入力パルス
列の各パルスによリセットされ前記電圧制御型発振器か
らの出力信号よりリセットされその出力信号が前記位相
周波数比較回路の第２の入力信号として与えられるフリ
ップフロップとから構成されている。
本発明の特徴は、入力パルスがフリップフロップと遅延
回路とにより１１２周期幅のパルスに変換されて位相周
波数比較器の第一の入力端子に加えられ、電圧制御発振
器の出力パルスが微分されて第２のフリップフロップの
リセット端子に加えられこのフリップフロップは上記入
力パルスでセットされ電圧制御発振器の出力パルスでリ
セットされるため入力パルスが与えられた時のみパルス
が出力されて位相周波数比較器の第二の入力端子に加え
られるので、位相周波数比較器は入力パルスが与えられ
た時のみ位相比較動作を行なうことにある。
回路とにより１１２周期幅のパルスに変換されて位相周
波数比較器の第一の入力端子に加えられ、電圧制御発振
器の出力パルスが微分されて第２のフリップフロップの
リセット端子に加えられこのフリップフロップは上記入
力パルスでセットされ電圧制御発振器の出力パルスでリ
セットされるため入力パルスが与えられた時のみパルス
が出力されて位相周波数比較器の第二の入力端子に加え
られるので、位相周波数比較器は入力パルスが与えられ
た時のみ位相比較動作を行なうことにある。
次に本発明について図面を参照して詳細に説明する。
第６図に示される本発明の回路は任意のパルス列パター
ンが与えられる入力端子２０、この入力端子２０からの
任意のパルス列パターンがセット入力端子に与えられる
第一のフリップフロップ２１、このフリップフロップ２
１の出力が与えられ前記入力パルス列の１１２周期だけ
遅延された出力が第一のフリップフロップ２１のリセッ
ト端子に与えられる遅延回路２２、第一のフリップフロ
ップ２１の出力を一方の入力とする位相周波数比較器２
５、この位相周波数比較器２５の出力から余分な高周波
成分を除去する低域ｐ波回路２６、その出力電圧で発振
周波数が制御される電圧制御発振器２７、この電圧制御
発振器２７の出力を微分する微分回路２８、この回路２
８で微分されたパルスをリセット信号として与えられ前
記入力端子２０からの信号をセット信号として与えられ
る第二のフリップフロップ２３およびこのフリップフロ
ップ２３からの出力と電圧制御発振器２７からの出力と
を引込み制御信号用端子２９からの選択指示信号にもと
づいて選択しその出力を前記位相周波数比較器２５の第
二の入力として与えるマルチプレクサー２４から構成さ
れている。
ンが与えられる入力端子２０、この入力端子２０からの
任意のパルス列パターンがセット入力端子に与えられる
第一のフリップフロップ２１、このフリップフロップ２
１の出力が与えられ前記入力パルス列の１１２周期だけ
遅延された出力が第一のフリップフロップ２１のリセッ
ト端子に与えられる遅延回路２２、第一のフリップフロ
ップ２１の出力を一方の入力とする位相周波数比較器２
５、この位相周波数比較器２５の出力から余分な高周波
成分を除去する低域ｐ波回路２６、その出力電圧で発振
周波数が制御される電圧制御発振器２７、この電圧制御
発振器２７の出力を微分する微分回路２８、この回路２
８で微分されたパルスをリセット信号として与えられ前
記入力端子２０からの信号をセット信号として与えられ
る第二のフリップフロップ２３およびこのフリップフロ
ップ２３からの出力と電圧制御発振器２７からの出力と
を引込み制御信号用端子２９からの選択指示信号にもと
づいて選択しその出力を前記位相周波数比較器２５の第
二の入力として与えるマルチプレクサー２４から構成さ
れている。
次に第７図のタイミングチャートにより本発明の回路の
動作を説明する。
動作を説明する。
第６図の第一のフリップフロップ２１はパルス抜けＣ，
ｄおよびｆを含む入力パルス列２１０によつてセットさ
れ第６図の遅延回路２２において入力パルス列の１′２
周期遅延された入力パルス列でリセットされる。従つて
、第一のフリップフロップ２１は入力パルスが与えられ
た時のみＡ，ｂおよびＥｌｌ２周期の幅を有するパルス
２１１を出力し、位相周波数比較器２５の一方の入力端
子に与えられる。一方、電圧制御発振器２７の出力２１
２はマルチプレクサー２４へ与えられると同時に微分回
路２８により立ち下りが微分され第二のフリップフロッ
プ２３のリセット端子に与えられる。またこのフリップ
フロップ２３のセット端子は入力端子２０に接続されて
おり、従つて入力パルスが与えられた時だけパルス出力
２１４をマルチプレクサー２４へ与える。周波数同期完
了後はマルチプレクサー２４の出力２１５が第二のフリ
ップフロップ２３の出力２１４となるように選択されて
おり、位相周波数比較器２５の入力にはフリップフロッ
プ２１と２３の出力２１１および２１４が与えられその
立下り時が位相比較される。従つて、入力パルス列中の
パルス抜け部分Ｃ，ｄおよびｆでは位相比較が行われな
い。このことにより入力パルス列中にパルス抜けがあつ
ても不要な位相誤差信号を生することなく任意のパルス
列パターンからクロック信号を抽出することができる。
また、同期引込み時に連続的なパルス列が存在する時に
はマルチプレクサー２４の出力２１５が電圧制御発振器
出力２１２となるように制御端子２９に制御信号を与え
ることにより位相周波数比較器の広い動作範囲を生かし
て周波数引込み範囲の広い位相同期回路を実現てきる。
第８図には第６図に示された本発明の位相同期回路を有
するデータ再生回路が示されている。
ｄおよびｆを含む入力パルス列２１０によつてセットさ
れ第６図の遅延回路２２において入力パルス列の１′２
周期遅延された入力パルス列でリセットされる。従つて
、第一のフリップフロップ２１は入力パルスが与えられ
た時のみＡ，ｂおよびＥｌｌ２周期の幅を有するパルス
２１１を出力し、位相周波数比較器２５の一方の入力端
子に与えられる。一方、電圧制御発振器２７の出力２１
２はマルチプレクサー２４へ与えられると同時に微分回
路２８により立ち下りが微分され第二のフリップフロッ
プ２３のリセット端子に与えられる。またこのフリップ
フロップ２３のセット端子は入力端子２０に接続されて
おり、従つて入力パルスが与えられた時だけパルス出力
２１４をマルチプレクサー２４へ与える。周波数同期完
了後はマルチプレクサー２４の出力２１５が第二のフリ
ップフロップ２３の出力２１４となるように選択されて
おり、位相周波数比較器２５の入力にはフリップフロッ
プ２１と２３の出力２１１および２１４が与えられその
立下り時が位相比較される。従つて、入力パルス列中の
パルス抜け部分Ｃ，ｄおよびｆでは位相比較が行われな
い。このことにより入力パルス列中にパルス抜けがあつ
ても不要な位相誤差信号を生することなく任意のパルス
列パターンからクロック信号を抽出することができる。
また、同期引込み時に連続的なパルス列が存在する時に
はマルチプレクサー２４の出力２１５が電圧制御発振器
出力２１２となるように制御端子２９に制御信号を与え
ることにより位相周波数比較器の広い動作範囲を生かし
て周波数引込み範囲の広い位相同期回路を実現てきる。
第８図には第６図に示された本発明の位相同期回路を有
するデータ再生回路が示されている。
第８図の回路には第６図と同一の回路、マルチプレクサ
ー３４の出力３１５を電圧制御発振器３７の出力３１２
が与えられたときセットするデータ再生用のフリップフ
ロップ４０およびこのフリップフロップ４０の出力であ
る再生データ３１７を出力する出力端子４１から構成さ
れている。第９図のタイミングチャートによりこのデー
タ再生回路の動作を説明する。
ー３４の出力３１５を電圧制御発振器３７の出力３１２
が与えられたときセットするデータ再生用のフリップフ
ロップ４０およびこのフリップフロップ４０の出力であ
る再生データ３１７を出力する出力端子４１から構成さ
れている。第９図のタイミングチャートによりこのデー
タ再生回路の動作を説明する。
入力信号３１０やその他の動作信号３１１，３１２およ
び３１５は第７図で示した動作と同一動作である。第８
図のフリップフロップ４０に注目するとそのデータ入力
３１５とクロック信号３１２の立ち下りは第７図に示す
ように同期しており、データ入力３１５の方が時間的に
は遅れている。データ入力３１５は入力パルス列３１０
でセットされるので入力パルスが与えられない時Ｃ，ｄ
およびｆには論理゜゜０゛となつている。従つて、デー
タ入力３１５をクロック信号３１２の立ち下りで抽出す
るとフリップフロップ４０の出力３１７は入力パルスが
与えられる時には論理゛１゛、与えられない時には論理
゜゜０゛となりデータが再生される。以上説明したよう
に、本発明の位相同期回路を用いれば簡単にデータ再生
をすることができる。本発明には、以上説明したように
、位相周波数比較器を含む位相同期回路において入力パ
ルスが与えられない時は電圧制御発振器の出力パルスが
位相周波数比較器に与えられないようにすることにより
任意のパルス列パターン入力でも動作可能にできるとい
う効果がある。
び３１５は第７図で示した動作と同一動作である。第８
図のフリップフロップ４０に注目するとそのデータ入力
３１５とクロック信号３１２の立ち下りは第７図に示す
ように同期しており、データ入力３１５の方が時間的に
は遅れている。データ入力３１５は入力パルス列３１０
でセットされるので入力パルスが与えられない時Ｃ，ｄ
およびｆには論理゜゜０゛となつている。従つて、デー
タ入力３１５をクロック信号３１２の立ち下りで抽出す
るとフリップフロップ４０の出力３１７は入力パルスが
与えられる時には論理゛１゛、与えられない時には論理
゜゜０゛となりデータが再生される。以上説明したよう
に、本発明の位相同期回路を用いれば簡単にデータ再生
をすることができる。本発明には、以上説明したように
、位相周波数比較器を含む位相同期回路において入力パ
ルスが与えられない時は電圧制御発振器の出力パルスが
位相周波数比較器に与えられないようにすることにより
任意のパルス列パターン入力でも動作可能にできるとい
う効果がある。
第１図は位相周波数比較器の位相比較特性を示す図、第
２図Ａ，ｂは位相同期回路へ入力されるパルス列の一例
を示す図、第３図は従来の位相周波数比較器を有する位
相同期回路を示す図、第４図は第３図の回路の動作を説
明する図、第５図はＭＦ′Ｍ方式のパルスパターンの一
例を示す図、第６図は本発明の一実施例を示す回路図、
第７図は第６図の回路の動作を説明する図、第８図は第
６図の位相同期回路を用いたデータ再生回路を示す図お
よび第９図は第８図の回路の動作を説明する図である。
２図Ａ，ｂは位相同期回路へ入力されるパルス列の一例
を示す図、第３図は従来の位相周波数比較器を有する位
相同期回路を示す図、第４図は第３図の回路の動作を説
明する図、第５図はＭＦ′Ｍ方式のパルスパターンの一
例を示す図、第６図は本発明の一実施例を示す回路図、
第７図は第６図の回路の動作を説明する図、第８図は第
６図の位相同期回路を用いたデータ再生回路を示す図お
よび第９図は第８図の回路の動作を説明する図である。
Claims (1)
- １ 論理“０”および“１”の２値信号からなる入力パ
ルス列が供給される入力端子と、前記入力パルス列の各
パルスのパルス幅をそのパルス周期の半分だけ伸張する
回路と、この回路により伸張されたパルス幅を有するパ
ルスを第１の入力信号とする位相周波数比較回路と、こ
の位相周波数比較回路からの出力信号の不要な周波数成
分を除去する低域濾波回路と、この低域濾波回路の出力
電圧にもとづいて発振周波数を制御する電圧制御型発振
器と、前記入力端子からの入力パルス列の各パルスによ
りセットされ前記電圧制御型発振器からの出力信号によ
りリセットされその出力信号が前記位相周波数比較回路
の第２の入力信号として与えられるフリップフロップと
から構成されたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049497A JPS6058620B2 (ja) | 1978-04-25 | 1978-04-25 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049497A JPS6058620B2 (ja) | 1978-04-25 | 1978-04-25 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54141507A JPS54141507A (en) | 1979-11-02 |
| JPS6058620B2 true JPS6058620B2 (ja) | 1985-12-20 |
Family
ID=12832773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53049497A Expired JPS6058620B2 (ja) | 1978-04-25 | 1978-04-25 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058620B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339509A (ja) * | 1989-07-07 | 1991-02-20 | Yoshimasa Imabayashi | ガードレール |
| JPH07324315A (ja) * | 1994-05-31 | 1995-12-12 | Yoshida:Goushi | 高強度防護柵 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3202540A1 (de) * | 1982-01-27 | 1983-08-04 | AEG-Telefunken Nachrichtentechnik GmbH, 7150 Backnang | Verfahren und anordnung zur taktsynchronisierung auf der empfangsseite eines plesiochronen uebertragungssytems |
| JPS58218015A (ja) * | 1982-05-31 | 1983-12-19 | Nec Home Electronics Ltd | サンプリングクロツク発生回路 |
-
1978
- 1978-04-25 JP JP53049497A patent/JPS6058620B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0339509A (ja) * | 1989-07-07 | 1991-02-20 | Yoshimasa Imabayashi | ガードレール |
| JPH07324315A (ja) * | 1994-05-31 | 1995-12-12 | Yoshida:Goushi | 高強度防護柵 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54141507A (en) | 1979-11-02 |
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