JPH0328863B2 - - Google Patents
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- JPH0328863B2 JPH0328863B2 JP57129139A JP12913982A JPH0328863B2 JP H0328863 B2 JPH0328863 B2 JP H0328863B2 JP 57129139 A JP57129139 A JP 57129139A JP 12913982 A JP12913982 A JP 12913982A JP H0328863 B2 JPH0328863 B2 JP H0328863B2
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- phase
- pulse
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- 238000011069 regeneration method Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 8
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- 238000011084 recovery Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
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- 230000001172 regenerating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、クロツク再生回路に関し、特にラン
レングスリミテツド変調方式による変調信号の復
調のためのクロツク再生回路に関する。
レングスリミテツド変調方式による変調信号の復
調のためのクロツク再生回路に関する。
PCM（パルス符号変調）信号等のデイジタル情
報信号を記録媒体や伝送媒体へ送出する際の変調
処理方法として高密度化等を考慮してセルフクロ
ツクが可能ないわゆるランレングスリミテツド変
調方式が採用されている。このランレングスリミ
テツド変調方式においては、復調時に記録媒体や
伝送媒体から得られた信号から復調用クロツク信
号を再生するのが通常である。
報信号を記録媒体や伝送媒体へ送出する際の変調
処理方法として高密度化等を考慮してセルフクロ
ツクが可能ないわゆるランレングスリミテツド変
調方式が採用されている。このランレングスリミ
テツド変調方式においては、復調時に記録媒体や
伝送媒体から得られた信号から復調用クロツク信
号を再生するのが通常である。
第１図は、クロツク信号を再生するクロツク再
生回路の従来例を示すブロツク図である。同図に
おいて、デイジタルオーデイオデイスク等の記録
媒体から再生されたランレングスリミテツド変調
方式による変調信号からなる入力信号が微分回路
１及びＤ形フリツプフロツプ等からなる記憶回路
２に供給されている。微分回路１より入力信号の
立上りエツジ及び立下りエツジの各々が到来する
毎に正のパルス及び負のパルスの各々が出力され
て両波整流回路３に供給される。両波整流回路３
において微分回路１より出力された負のパルスの
極性が反転されることにより入力信号の立上りエ
ツジ及び立下りエツジが到来する毎に正のパルス
が得られる。両波整流回路３の出力は、単安定マ
ルチバイブレータ（以下、単安定マルチと略記す
る。）４のトリガ入力端子に供給される。単安定
マルチ４の反転時間は、得るべき再生クロツクの
周期のほぼ1/2に等しい時間に設定されている。
この単安定マルチ４の例えばＱ出力が位相比較回
路５に供給されている。位相比較器５は、LPF
（低域フイルタ）６及びVCO（電圧制御形発振器）
７と共にPLL（Phase Locked Loop）を形成し
ている。すなわち、VCOの出力が位相比較器５
において単安定マルチ４の出力と比較され、それ
ら両信号の周波数及び位相における差に応じた信
号がLPF６を介してVCO７の制御電圧となる。
VCO７の出力は、微分回路１、両波整流回路３
及び単安定マルチ４における信号遅延時間による
位相遅れを補償するための位相調整回路８により
位相補正されたのち復調用再生クロツクとして図
示せぬ復調回路へ供給とされると共に記憶回路２
のクロツク入力端子に供給される。記憶回路２に
おいて再生クロツクによつて入力信号がラツチ
（記憶）されて入力信号を再生クロツクの半クロ
ツク分遅延して得られる信号が出力されて前記図
示せぬ復調回路へ供給される。
生回路の従来例を示すブロツク図である。同図に
おいて、デイジタルオーデイオデイスク等の記録
媒体から再生されたランレングスリミテツド変調
方式による変調信号からなる入力信号が微分回路
１及びＤ形フリツプフロツプ等からなる記憶回路
２に供給されている。微分回路１より入力信号の
立上りエツジ及び立下りエツジの各々が到来する
毎に正のパルス及び負のパルスの各々が出力され
て両波整流回路３に供給される。両波整流回路３
において微分回路１より出力された負のパルスの
極性が反転されることにより入力信号の立上りエ
ツジ及び立下りエツジが到来する毎に正のパルス
が得られる。両波整流回路３の出力は、単安定マ
ルチバイブレータ（以下、単安定マルチと略記す
る。）４のトリガ入力端子に供給される。単安定
マルチ４の反転時間は、得るべき再生クロツクの
周期のほぼ1/2に等しい時間に設定されている。
この単安定マルチ４の例えばＱ出力が位相比較回
路５に供給されている。位相比較器５は、LPF
（低域フイルタ）６及びVCO（電圧制御形発振器）
７と共にPLL（Phase Locked Loop）を形成し
ている。すなわち、VCOの出力が位相比較器５
において単安定マルチ４の出力と比較され、それ
ら両信号の周波数及び位相における差に応じた信
号がLPF６を介してVCO７の制御電圧となる。
VCO７の出力は、微分回路１、両波整流回路３
及び単安定マルチ４における信号遅延時間による
位相遅れを補償するための位相調整回路８により
位相補正されたのち復調用再生クロツクとして図
示せぬ復調回路へ供給とされると共に記憶回路２
のクロツク入力端子に供給される。記憶回路２に
おいて再生クロツクによつて入力信号がラツチ
（記憶）されて入力信号を再生クロツクの半クロ
ツク分遅延して得られる信号が出力されて前記図
示せぬ復調回路へ供給される。
以上の如き従来のクロツク再生回路には構成が
複雑でありかつ単安定マルチ４の反転時間を決定
する時限設定用のコンデンサ及び抵抗が必要とな
つているのでIC（集積回路）化の際に時限設定用
コンデンサ等の外付け用端子が必要となつてIC
化に適さないという欠点があつた。
複雑でありかつ単安定マルチ４の反転時間を決定
する時限設定用のコンデンサ及び抵抗が必要とな
つているのでIC（集積回路）化の際に時限設定用
コンデンサ等の外付け用端子が必要となつてIC
化に適さないという欠点があつた。
そこで本発明の目的は、構成が簡単でありかつ
時限設定用コンデンサ等の外付け用端子を必要と
せずIC化に適したクロツク再生回路を提供する
ことである。
時限設定用コンデンサ等の外付け用端子を必要と
せずIC化に適したクロツク再生回路を提供する
ことである。
本発明によるクロツク再生回路は、入力信号と
パルス発生手段より出力されたパルスに同期して
入力信号の状態を一時記憶する第１記憶手段の記
憶内容に応じた信号との排他的論理和をとつて得
た信号のパルス幅と、第１記憶手段の出力と第１
記憶手段の出力の状態を前記パルスに同期して一
時記憶する第２記憶手段との排他的論理和をとつ
て得た信号のパルス幅とが相等しくなるように前
記パルスの繰り返し周波数を制御することによつ
て入力信号と前記パルス間の位相差をなくしつつ
前記パルスを再生クロツクとして出力する構成と
なつている。
パルス発生手段より出力されたパルスに同期して
入力信号の状態を一時記憶する第１記憶手段の記
憶内容に応じた信号との排他的論理和をとつて得
た信号のパルス幅と、第１記憶手段の出力と第１
記憶手段の出力の状態を前記パルスに同期して一
時記憶する第２記憶手段との排他的論理和をとつ
て得た信号のパルス幅とが相等しくなるように前
記パルスの繰り返し周波数を制御することによつ
て入力信号と前記パルス間の位相差をなくしつつ
前記パルスを再生クロツクとして出力する構成と
なつている。
以下、本発明の実施例につき第２図乃至第６図
を参照して詳細に説明する。
を参照して詳細に説明する。
第２図において、ランレングスリミテツド変調
方式による変調信号からなる入力信号ａが第１記
憶手段としてのＤ形フリツプフロツプ９のＤ入力
端子及び排他的論理和ゲート１０の一方の入力端
子に供給されている。Ｄ形フリツプフロツプ９の
Ｑ出力ｂは、第２記憶手段としてのＤ形フリツプ
フロツプ１１のＤ入力端子に供給されると共に排
他的論理和ゲート１０の他方の入力端子及び排他
的論理和ゲート１２の一方の入力端子に供給され
ている。ゲート１２の他方の入力端子にはＤ形フ
リツプフロツプ１１のＱ出力ｃが供給されてい
る。ゲート１２の出力ｄは抵抗R1を介して演算
増幅器１３の正相入力端子に供給されている。演
算増幅器１３の正相入力端子と接地間にはコンデ
ンサC1が接続されている。また、演算増幅器１
３の逆相入力端子には抵抗R2を介してゲート１
０の出力ｅが供給されており、演算増幅器１３の
逆相入力端子と出力端子間にはコンデンサC2が
接続されている。これら演算増幅器１３、コンデ
ンサC1，C2及び抵抗R1，R2により２つの入力の
差を増幅して得た信号の低域成分を抽出して出力
するLPF１４が形成されており、演算増幅器１
３よりVCO１５に制御電圧が供給される。VCO
１５の出力は分周器１６によつて２分周される。
そして、分周器１６のπ相出力ｆがＤ形フリツプ
フロツプ１１のクロツクに供給されると共に復調
用再生クロツクとして図示せぬ復調回路に供給さ
れる。また、分周器１６のＯ相出力ｇがＤ形フリ
ツプフロツプ９のクロツク入力端子に供給されて
入力信号ａがＤ形フリツプフロツプ９にラツチさ
れ、Ｄ形フリツプフロツプ９より入力信号ａを再
生クロツクの半クロツク分遅延して得られる信号
が出力されて前記図示せぬ復調回路にデータ出力
として供給される。
方式による変調信号からなる入力信号ａが第１記
憶手段としてのＤ形フリツプフロツプ９のＤ入力
端子及び排他的論理和ゲート１０の一方の入力端
子に供給されている。Ｄ形フリツプフロツプ９の
Ｑ出力ｂは、第２記憶手段としてのＤ形フリツプ
フロツプ１１のＤ入力端子に供給されると共に排
他的論理和ゲート１０の他方の入力端子及び排他
的論理和ゲート１２の一方の入力端子に供給され
ている。ゲート１２の他方の入力端子にはＤ形フ
リツプフロツプ１１のＱ出力ｃが供給されてい
る。ゲート１２の出力ｄは抵抗R1を介して演算
増幅器１３の正相入力端子に供給されている。演
算増幅器１３の正相入力端子と接地間にはコンデ
ンサC1が接続されている。また、演算増幅器１
３の逆相入力端子には抵抗R2を介してゲート１
０の出力ｅが供給されており、演算増幅器１３の
逆相入力端子と出力端子間にはコンデンサC2が
接続されている。これら演算増幅器１３、コンデ
ンサC1，C2及び抵抗R1，R2により２つの入力の
差を増幅して得た信号の低域成分を抽出して出力
するLPF１４が形成されており、演算増幅器１
３よりVCO１５に制御電圧が供給される。VCO
１５の出力は分周器１６によつて２分周される。
そして、分周器１６のπ相出力ｆがＤ形フリツプ
フロツプ１１のクロツクに供給されると共に復調
用再生クロツクとして図示せぬ復調回路に供給さ
れる。また、分周器１６のＯ相出力ｇがＤ形フリ
ツプフロツプ９のクロツク入力端子に供給されて
入力信号ａがＤ形フリツプフロツプ９にラツチさ
れ、Ｄ形フリツプフロツプ９より入力信号ａを再
生クロツクの半クロツク分遅延して得られる信号
が出力されて前記図示せぬ復調回路にデータ出力
として供給される。
以上の構成における各部の動作を第３図乃至第
６図を参照して説明する。尚、Ｄ形フリツプフロ
ツプ９及び１１はクロツク入力の立上りエツジで
Ｄ入力端子に供給された信号をラツチするものと
する。第３図Ａ乃至同図Ｇは入力信号ａにおける
立上りエツジ及び立下りエツジの出現タイミング
と再生クロツクとしてのπ相互出力ｆの立上りエ
ツジの出現タイミングとが一致するようにπ相出
力ｆの位相が制御されている場合の各信号の波形
図であつて、第３図ＡはＯ相出力ｇの波形、同図
Ｂはπ相出力ｆの波形、同図Ｃは入力信号ａの波
形、同図ＤはＤ形フリツプフロツプ９のＱ出力ｂ
の波形、同図ＥはＤ形フリツプフロツプ１１のＱ
出力ｃの波形、同図Ｆは排他的論理和ゲート１０
の出力ｅの波形、同図Ｇは排他的論理和ゲート１
２の出力ｄの波形をそれぞれ示している。第４図
Ａ乃至同図Ｇは、入力信号ａの位相が進んで入力
信号ａにおける立上りエツジ及び立下りエツジの
出現タイミングがπ相出力ｆの立上りエツジの出
現タイミングより前方にずれた場合における第３
図Ａ乃至同図Ｇの各々と同一の信号の波形をそれ
ぞれ示している。また、第５図Ａ乃至同図Ｇは、
入力信号ａの位相が遅れて入力信号ａにおける立
上りエツジ及び立下りエツジの出現タイミングが
π相出力ｆの立上りエツジの出現タイミングより
後方にずれた場合における第３図Ａ乃至同図Ｇの
各々と同一の信号の波形をそれぞれ示している。
６図を参照して説明する。尚、Ｄ形フリツプフロ
ツプ９及び１１はクロツク入力の立上りエツジで
Ｄ入力端子に供給された信号をラツチするものと
する。第３図Ａ乃至同図Ｇは入力信号ａにおける
立上りエツジ及び立下りエツジの出現タイミング
と再生クロツクとしてのπ相互出力ｆの立上りエ
ツジの出現タイミングとが一致するようにπ相出
力ｆの位相が制御されている場合の各信号の波形
図であつて、第３図ＡはＯ相出力ｇの波形、同図
Ｂはπ相出力ｆの波形、同図Ｃは入力信号ａの波
形、同図ＤはＤ形フリツプフロツプ９のＱ出力ｂ
の波形、同図ＥはＤ形フリツプフロツプ１１のＱ
出力ｃの波形、同図Ｆは排他的論理和ゲート１０
の出力ｅの波形、同図Ｇは排他的論理和ゲート１
２の出力ｄの波形をそれぞれ示している。第４図
Ａ乃至同図Ｇは、入力信号ａの位相が進んで入力
信号ａにおける立上りエツジ及び立下りエツジの
出現タイミングがπ相出力ｆの立上りエツジの出
現タイミングより前方にずれた場合における第３
図Ａ乃至同図Ｇの各々と同一の信号の波形をそれ
ぞれ示している。また、第５図Ａ乃至同図Ｇは、
入力信号ａの位相が遅れて入力信号ａにおける立
上りエツジ及び立下りエツジの出現タイミングが
π相出力ｆの立上りエツジの出現タイミングより
後方にずれた場合における第３図Ａ乃至同図Ｇの
各々と同一の信号の波形をそれぞれ示している。
第３図乃至第５図から明らかな如く排他的論理
和ゲート１０の出力ｅは入力信号ａの立上り及び
立下りエツジが到来する毎に発生しかつ入力信号
ａとπ相出力ｆとの位相関係すなわち入力信号ａ
における立上りエツジ及び立下りエツジとπ相出
力の立上りエツジとの出現タイミング間の差に応
じて変化するパルス幅を有するパルスとなる。ま
た、排他的論理和ゲート１２の出力ｄはパルス幅
がＯ相出力ｇ及びπ相出力ｆのパルス幅に等しい
パルスとなる。そして、入力信号ａにおける立上
りエツジ及び立下りエツジの出現タイミングがπ
相出力ｆの立上りエツジの出現タイミングに一致
したとき排他的論理和ゲート１０の出力ｅのパル
ス幅は排他的論理和ゲート１２の出力ｄのパルス
幅に等しくなる。また、入力信号ａの位相が進ん
だときは出力ｅのパルス幅は出力ｄのパルス幅よ
り広くなり、逆に入力信号ａの位相が遅れたとき
は出力ｅのパルス幅は出力ｄのパルス幅より狭く
なる。
和ゲート１０の出力ｅは入力信号ａの立上り及び
立下りエツジが到来する毎に発生しかつ入力信号
ａとπ相出力ｆとの位相関係すなわち入力信号ａ
における立上りエツジ及び立下りエツジとπ相出
力の立上りエツジとの出現タイミング間の差に応
じて変化するパルス幅を有するパルスとなる。ま
た、排他的論理和ゲート１２の出力ｄはパルス幅
がＯ相出力ｇ及びπ相出力ｆのパルス幅に等しい
パルスとなる。そして、入力信号ａにおける立上
りエツジ及び立下りエツジの出現タイミングがπ
相出力ｆの立上りエツジの出現タイミングに一致
したとき排他的論理和ゲート１０の出力ｅのパル
ス幅は排他的論理和ゲート１２の出力ｄのパルス
幅に等しくなる。また、入力信号ａの位相が進ん
だときは出力ｅのパルス幅は出力ｄのパルス幅よ
り広くなり、逆に入力信号ａの位相が遅れたとき
は出力ｅのパルス幅は出力ｄのパルス幅より狭く
なる。
以上の如く位相情報を含んだ排他的論理和ゲー
ト１０の出力を積分して得られる信号の直流成分
の量は再生信号のエツジの出現確率により変化す
る。一方、排他的論理和１２の出力を積分して得
られる信号は再生信号のエツジの出現確率によつ
てのみレベルが変化する信号となる。従つて、こ
れら排他的論理和ゲート１０及び１２の出力ｅ及
びｄを差動増幅器構成のLPF１４に供給するこ
とにより位相情報によつてのみレベルの変化する
信号が得られることとなる。すなわち、Ｄ形フリ
ツプフロツプ９，１１及び排他的論理和ゲート１
０，１２は入力信号ａとπ相出力ｆとの位相差を
検出し第６図に示す如く入力位相差の−πからπ
までの範囲に亘る変化に対して出力がリニアに変
化する位相比較手段を形成することとなる。この
位相比較手段を形成するＤ形フリツプフロツプ
９，１１及び排他的論理和ゲート１０，１２は
LPF１４、VCO１５及び分周器１６と共にPLL
を形成し、π相出力ｆの立上りエツジの出現タイ
ミングと再生信号ａの立上りエツジ及び立下りエ
ツジの出現タイミングとが一致してπ相出力ｆが
復調用再生クロツクとして出力されることとな
る。
ト１０の出力を積分して得られる信号の直流成分
の量は再生信号のエツジの出現確率により変化す
る。一方、排他的論理和１２の出力を積分して得
られる信号は再生信号のエツジの出現確率によつ
てのみレベルが変化する信号となる。従つて、こ
れら排他的論理和ゲート１０及び１２の出力ｅ及
びｄを差動増幅器構成のLPF１４に供給するこ
とにより位相情報によつてのみレベルの変化する
信号が得られることとなる。すなわち、Ｄ形フリ
ツプフロツプ９，１１及び排他的論理和ゲート１
０，１２は入力信号ａとπ相出力ｆとの位相差を
検出し第６図に示す如く入力位相差の−πからπ
までの範囲に亘る変化に対して出力がリニアに変
化する位相比較手段を形成することとなる。この
位相比較手段を形成するＤ形フリツプフロツプ
９，１１及び排他的論理和ゲート１０，１２は
LPF１４、VCO１５及び分周器１６と共にPLL
を形成し、π相出力ｆの立上りエツジの出現タイ
ミングと再生信号ａの立上りエツジ及び立下りエ
ツジの出現タイミングとが一致してπ相出力ｆが
復調用再生クロツクとして出力されることとな
る。
以上の動作において、Ｄ形フリツプフロツプ９
は入力信号ａを再生クロツクとしてのπ相出力ｆ
によりラツチしかつＤ形フリツプフロツプ１１及
びゲート１０，１２と共に再生クロツクとしての
π相出力ｆを発生するPLLの位相比較手段を形
成しているので、位相遅れが存在せずＤ形フリツ
プフロツプ９より第１図におれる位相調整回路８
の如き回路なしに記憶回路２の出力と同等の信号
を得ることができることとなる。また、位相比較
手段を形成するＤ形フリツプフロツプ９には入力
信号ａが直接供給されており、第１図における微
分回路１、両波整流回路３及び単安定マルチ４が
不要となつているので、構成が簡単になると共に
時限設定用コンデンサ等の外付け用端子が不要と
なつてIC化が容易となる。
は入力信号ａを再生クロツクとしてのπ相出力ｆ
によりラツチしかつＤ形フリツプフロツプ１１及
びゲート１０，１２と共に再生クロツクとしての
π相出力ｆを発生するPLLの位相比較手段を形
成しているので、位相遅れが存在せずＤ形フリツ
プフロツプ９より第１図におれる位相調整回路８
の如き回路なしに記憶回路２の出力と同等の信号
を得ることができることとなる。また、位相比較
手段を形成するＤ形フリツプフロツプ９には入力
信号ａが直接供給されており、第１図における微
分回路１、両波整流回路３及び単安定マルチ４が
不要となつているので、構成が簡単になると共に
時限設定用コンデンサ等の外付け用端子が不要と
なつてIC化が容易となる。
尚、上記実施例においてはＤ形フリツプフロツ
プ９の出力ｂがデータ出力となりかつπ相出力ｆ
が再生クロツクとして出力されるとしたが、Ｄ形
フリツプフロツプ１１の出力ｃがデータ出力とな
りかつＯ相出力ｇが再生クロツクとして出力され
るようにしても良い。また、上記実施例において
はVCO１５の発振周波数がクロツク周波数の２
倍であるとしたが、VCO１５のデユーテイサイ
クルが50％であればVCO１５の発振周波数がク
ロツク周波数に等しくなるようにして分周器１６
を省略することが可能となる。また、上記実施例
においては排他的論理和ゲート１０及び１２の出
力ｅ及びｄは差動増幅器とLPFとが一体となつ
た構成のLPF１４に供給されてこのLPF１４よ
りVCO１５の制御電圧が得られるとしたが、そ
れぞれ独立して構成された差動増幅器及びLPF
によつてVCO１５の制御電圧が得られるように
しても良いのは明らかである。
プ９の出力ｂがデータ出力となりかつπ相出力ｆ
が再生クロツクとして出力されるとしたが、Ｄ形
フリツプフロツプ１１の出力ｃがデータ出力とな
りかつＯ相出力ｇが再生クロツクとして出力され
るようにしても良い。また、上記実施例において
はVCO１５の発振周波数がクロツク周波数の２
倍であるとしたが、VCO１５のデユーテイサイ
クルが50％であればVCO１５の発振周波数がク
ロツク周波数に等しくなるようにして分周器１６
を省略することが可能となる。また、上記実施例
においては排他的論理和ゲート１０及び１２の出
力ｅ及びｄは差動増幅器とLPFとが一体となつ
た構成のLPF１４に供給されてこのLPF１４よ
りVCO１５の制御電圧が得られるとしたが、そ
れぞれ独立して構成された差動増幅器及びLPF
によつてVCO１５の制御電圧が得られるように
しても良いのは明らかである。
以上詳述した如く本発明によるクロツク再生回
路は、２つの記憶手段及び２つの排他的論理和手
段により入力信号と再生クロツクとを直接位相比
較して再生クロツクの位相を制御する構成となつ
ているので、構成が簡単となつておりかつ時限設
定用コンデンサ等の外付け用端子が不要となつて
IC化を容易にすることができることとなる。
路は、２つの記憶手段及び２つの排他的論理和手
段により入力信号と再生クロツクとを直接位相比
較して再生クロツクの位相を制御する構成となつ
ているので、構成が簡単となつておりかつ時限設
定用コンデンサ等の外付け用端子が不要となつて
IC化を容易にすることができることとなる。
第１図は、従来のクロツク再生回路を示すブロ
ツク図、第２図は、本発明の一実施例を示す回路
ブロツク図、第３図乃至第５図は第２図の回路の
各状態における各出力波形図、第６図は、第２図
の回路において形成されている位相比較手段の特
性を示すグラフである。 主要部分の符号の説明 ９，１１……Ｄ形フリ
ツプフロツプ、１０，１２……排他的論理和ゲー
ト、１４……LPF、１５……VCO、１６……分
周器。
ツク図、第２図は、本発明の一実施例を示す回路
ブロツク図、第３図乃至第５図は第２図の回路の
各状態における各出力波形図、第６図は、第２図
の回路において形成されている位相比較手段の特
性を示すグラフである。 主要部分の符号の説明 ９，１１……Ｄ形フリ
ツプフロツプ、１０，１２……排他的論理和ゲー
ト、１４……LPF、１５……VCO、１６……分
周器。
Claims (1)
- １ パルス発生手段と、前記パルス発生手段より
出力されたパルスに同期して入力信号を一時記憶
する第１記憶手段と、前記パルスに同期して前記
第１記憶手段の記憶内容を一時記憶する第２記憶
手段と、前記入力信号及び前記第１記憶手段の記
憶内容に応じた信号の排他的論理和をとる第１排
他的論理和手段と、前記第１及び第２記憶手段の
各々の記憶内容をそれぞれ示す２信号の排他的論
理和をとる第２排他的論理和手段と、前記第１及
び第２排他的論理和手段の各出力のパルス幅の差
に応じた電圧を生成する手段とを含み、前記電圧
が小となるように前記パルスの繰り返し周波数を
制御することによつて前記入力信号と前記パルス
間の位相差をなくしつつ前記パルスを再生クロツ
クとして出力することを特徴とするクロツク再生
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129139A JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
| KR1019830002755A KR860001258B1 (ko) | 1982-07-24 | 1983-06-20 | 클럭 재생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129139A JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919456A JPS5919456A (ja) | 1984-01-31 |
| JPH0328863B2 true JPH0328863B2 (ja) | 1991-04-22 |
Family
ID=15002079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129139A Granted JPS5919456A (ja) | 1982-07-24 | 1982-07-24 | クロツク再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5919456A (ja) |
| KR (1) | KR860001258B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6067556U (ja) * | 1983-10-14 | 1985-05-14 | ヤマハ株式会社 | クロツク再生回路 |
| US4750193A (en) * | 1987-04-20 | 1988-06-07 | International Business Machines Corporation | Phase-locked data detector |
| KR920003598B1 (ko) * | 1988-12-22 | 1992-05-04 | 재단법인 한국전자통신 연구소 | Nrz비트 동기방식의 주파수 및 위상검출회로 |
| KR930000695B1 (ko) * | 1990-05-11 | 1993-01-29 | 재단법인 한국전자통신연구소 | 비트 동기를 위한 아날로그 및 디지틀 위상 검출기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148412A (en) * | 1978-05-15 | 1979-11-20 | Ricoh Co Ltd | Reproduction system for timing information |
-
1982
- 1982-07-24 JP JP57129139A patent/JPS5919456A/ja active Granted
-
1983
- 1983-06-20 KR KR1019830002755A patent/KR860001258B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148412A (en) * | 1978-05-15 | 1979-11-20 | Ricoh Co Ltd | Reproduction system for timing information |
Also Published As
| Publication number | Publication date |
|---|---|
| KR840005634A (ko) | 1984-11-14 |
| KR860001258B1 (ko) | 1986-09-01 |
| JPS5919456A (ja) | 1984-01-31 |
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