KR930000695B1 - 비트 동기를 위한 아날로그 및 디지틀 위상 검출기 - Google Patents

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Abstract

내용 없음.

Description

비트 동기를 위한 아날로그 및 디지틀 위상 검출기
제1도는 본 발명의 일실시에의 회로도.
제2도는 본 발명의 다른 실시예의 회로도.
제3도는 본 발명의 회로도에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
U1 : 드라이버 U2,U3 : D플립플롭
U4,U5 : 배타적 OR 및 NOR 게이트 U6,U7 : NOR 게이트
U8,U9 : AND게이트
본 발명은 NRZ 데이터의 비트 단위 간격 (Unit Interval)중앙에서 추출된 클럭 펄스의 천이가 발생하게하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기에 관한 것이다.
종래에 비트 동기 회로는 데이터에서 추출한 클럭 펄스의 천이가 데이터의 비트 단위 간격 중앙에 자동으로 맞출수 없는 오픈 루프(open loop) 제어 회로로 구성 하였기 때문에 소자의 정확도 및 온도 특성이 우수해야 했었다. 또한 , 최근 개발된 자기 조절 리타이밍 회로들은 지터를 많이 발생시킬 뿐만 아니라 출력되는 위상 정보가 펄스폭으로 나타나기 때문에 데이터 비트 속도에 제한적이라는 단점이 있다.
본 발명은 상기에 언급한 종래의 제반 문제점을 해결하기 위한 것으로 아날로그 방식으로 동작시킬 때는 VCO(Voltage Controlled Oscillator)에서의 지터의 고주파 성분을 줄이고, 디지틀 방식으로 동작시킬 때는 데이터 비트 속도에 비제한적인 법용 논리소자를 사용하여 고속 및 저속의 데이터 전송에서 사용이 가능할 뿐만 아니라 아날로그 PLL(Phase Locked Loop) 및 디지틀, PLL에 적용할 수 있도록 하는데 그 목적이 있다.
본 발명은 상기의 목적을 달성하기 위해 VCO또는 위상 제어 회로의 클럭 펄스를 동상 및 역상 클럭 펄스로 발생시키는 동상 및 역상 클럭 펄스 발생수단, 입력되는 NRZ 데이터를 상기 동상 및 역상 클럭 펄스 방생수단의 동상 빛 역상 클럭펄스에 의해 리타이밍 하는 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 상기 입력 NRZ데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 편차 위상 추출수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 역상 클럭 펄스로 리타이밍된 데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 기준 위상 추출수단, 상기 편차 위상 추출 수단과 상기 기준 위상 추출수단과 연결되어 리타이밍하는 클럭펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 뒤질때 위상차를 디지틀적으로 출력하는 후진 위상펄스 출력수단, 상기 편차 위상 추출수단과 상기 기준 위상 추출수단에 연결되어 리타이밍하는 클럭펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 앞설때 위상차를 디지틀적으로 출력하는 전진 위상 펄스 출력수단으로 구성되어 상기 편차 위상 추출 수단의 출력과 상기 기준 위상 추출 수단의 출력을 서로 비교하여 위상을 아날로그적으로 검출할 뿐만 아니라 상기 전진 위상 펄스 출력수단과 상기 후진 위상 펄스출력 수단으로 디지틀적으로 위상을 검출할 수 있도록 한 것을 특징으로 하고 있다.
제1도에 이회로의 동작을 상세히 설명하기 위해서 ECL(Emitter Coupled Logic)을 사용한 비트 동기를 위한 아날로그 및 디지틀 위상 검출기의 일실시예를 나타냈다. 입력되는 NRZ 데이터는 배타적 OR 및 NOR 게이트(U4)의 입력으로 입력되며, 또한 D플립플롭(U2)의 데이터 입력단자(D) 및 D플립플롭(U3)의 데이터 입력단자 (D)에도 각각 가해진다. 드라이버(U1)는 VCO또는 위상 제어회로의 클럭 펄스를 수신하여 동상 및 역상 클럭 펄스로 발생시키며 동상 클럭 펄스는 D플립플롭(U2)의 클럭 입력단자(CP)에 역상 클럭 펄스는 D플립플롭(U3)의 클럭 입력단자(CP)에 가해져 입력되는, NRZ데이터를 동상 및 역상 클럭으로 각각 리타이밍한다.
따라서, D플립플롭(U2)의 출력(Q)과 D플립플롭(U3)의 출력(Q)의 리타이밍된 NRZ 데이터는 서로 VCO또는 위상 제어회로의 클럭 펄스의 1/2주기 만큼 위상이 뒤지거나 또는 앞서거나 한다. 따라서 이 두 D플립플롭(U2,U3)의 출력(Q)를 배타적OR
및 NOR 게이트 (U5)의 출력은 NRZ데이터에서 천이가 있을 때마다 리타이밍하는 클럭 펄스의 1/2주기의 시간 각격의 펄스를 발생시키게 된다.
또한, D플립플롭(U2)의 출력(Q)와 입력되는 NRZ 데이터와 배타적 OR 및 배타적 NOR를 취한 배타적 OR 및 NOR 게이트(U4)의 출력의 펄스폭은 리타이밍 클럭 펄스의 천이 위치와 입력되는 NRZ 데이터의 비트 간격 중앙 위치의 위상 차이에 따라 서 달라지게 된다. 따라서, 입력되는 NRZ 데이터를 리타이밍하는 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트 간격의 중앙보다 앞서서 발생하면 배타적 OR 및 NOR게이트(U4)의 배타적 OR 출력의“1”레벨 펄스폭은 리타이밍하는 클럭 펄스 주기의 1/2보다 크게 되고, 리타임하는 클럭 펄스의 천이가 입력되는 NRZ 데이터의 비트 간격의 중앙보다 뒤지면 배타적 OR 및 NOR 게이트(U4)의 배타적 OR 출력의 “1”레벨 펄스폭은 리타이밍하는 클럭 펄스 주기의 1/2보다 작게 되어 리타이밍하는 클럭 펄스의 위상과 입력되는 NRZ 데이터의 비트 간격의 위상과를 서로 비교할 수 있게 된다.
배타적 OR 및 NOR 게이트(U5)의 배타적 NOR 출력과 배타적 OR 및 NOR 게이트(U4)의 배타적 NOR 출력을 NOR 취한 NOR 게이트(U6)의 출력은 리타이밍 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트간격 중앙보다 뒤져서 펄스를 발생시키며, 배타적 OR 및 NOR 게이트(U5)의 배타적 NOR 출력과 배타적 OR및 NOR 게이트 (U4)의 배타적 OR 출력을 NOR 취한 NOR게이트(U7)의 출력은 리타이밍 클럭 펄스의 천이가 입력되는 NRZ데이터의 비트 간격 중앙보다 앞서서 발생할때 펄스를 발생시켜 디지틀적으로 위상 정보를 알려 주게 된다. 여기서 상기 NOR 게이트 (U6,U7)는 AND 게이트로 구성될 수 있으며, 상기 NOR 게이트 (U6,U7)의 입력을 바꾸어 상기 AND게이트로 입력시키면 동일하게 구성시킬 수 잇으며, 상기 AND 게이트는 제2도에서 U8,U9로 표시되어 있다.
제3도의 비트 동기를 위한 아날로그 및 디지틀 위상 검출기의 타이밍도를 이용하요 VCO 또는 위상제어 회로의 클럭 펄스의 위상에 따른 비트 동기를 위한 아날로그 및 디지틀 위상 비교기에 대해서 설명한다.
첫째, VCO 및 위상제어 회로의 클럭 펄스의 천이 위치가 NRZ데이터 비트 단위 간격의 중앙보다 앞설때는 (1)과 같은 경우가 되며, 이때 리타이밍하는 클럭펄스의 천이는 NRZ데이터의 비트 단위 간격의 중앙보다 앞에서 발생하기에 리타이밍 동상 클럭 펄스로 리타이밍된 NRZ 데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 취한 배타적 OR 및 NOR 게이트(U4)의 배타적 OR의 출력 “1”레벨의 시간 간격은 리타이밍하는 클럭 펄스의 1/2주기보다 작으면서 배타적 OR 및 NOR 게이트(U5)의 배타적 OR의 출력인 기준 펄스의“1” 레벨과 시간적으로 겹치는 부분이 없어 이를 이용하면 아날로그 뿐만 아니라 디지틀로 위상 정보를 나타낼 수 있다.
둘째, VCO 및 위상제어 회로의 클럭 펄스의 천이 위치가 NRZ데이터 비트 단위 간격의 중앙보다 뒤질때는 (2)와 같은 경우가 되며, 이때 리타이밍하는 클럭 펄스의 천이는 NRZ데이터의 비트 단위 간격의 중앙보다 뒤에서 발생하기에 리타이밍 동상 클럭 펄스로 리타이밍된 NRZ데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 위한 배타적 OR및 NOR게이트 (U4)의 배타적 OR 의 출력 “1”레벨이 시간 간격은 리타이밍하는 클럭 펄스의 1/2 주기보다 크면서 배타적OR 및 NOR 게이트(U5)의 배타적 OR의 출력인 기준 펄스의“1”레벨과 시간적으로 겹치는 부분이 있어 이를 이용하면 아날로그 뿐만 아니라 디지틀로 위상 정보를 나타낼 수 있다.
셋째, VCO 및 위상 제어 회로의 클럭 펄스의 천이 위치가 NRZ 데이터 비트 단위 간격의 중앙에 있으면 이때 리타이밍 하는 클럭 펄스의 천이는 NRZ 데이터의 비트 단위 간격의 중앙에서 발생하기에 동상 리타이밍 클럭 펄스로 리타이밍된 NRZ 데이터와 입력되는 NRZ데이터와 배타적 OR 및 NOR를 취한 배타적 OR 및 NOR 게이트의 배타적 OR출력의“1”레벨의 시간간격은 리타이밍하는 클럭 펄스의 1/2주기와 같기 때문에 기준 펄스와 비교하여 위상정보를 아날로그로 나타내며 디지틀인 경우는 NOR게이트 (U6)또는 NOR게이트(U7)의 출력에서 펄스를 출력하게 되는데 리타이밍 클럭 펄스의 천이가 입력되는 NRZ 데이터의 비트 단위 간격의 중앙에 일치되는 경우 외부 PLL에 의해서 NOR게이트(U6) 및 NOR게이트(U7)의 출력에서 번갈아 가면서 펄스를 출력하기 때문에 안정 상태가 된다.
본 발명은 상기와 같이 간단한 논리 소자를 사용하여 비트 동기를 위한 클럭 펄스의 위상을 아날로그 또는 디지틀 방식으로 제어하는데 사용할 수 있도록 한 것으로 종래의 위상 검출기와 대체해서 사용할 수 있으며 다음과 같은 특유의 효과를 갖는다.
첫째, 아날로그 및 디지틀로 위상을 비교하기 때문에 아날로그 PLL회로나 디지틀PLL회로에 모두 응용이 가능하다.
둘째, 디지틀적으로 사용할 때 위상 비교 결과를 출력하는 회로의 구성이 가장 간단한 논리 게이트로 구성하기 때문에 리타이밍 클럭 펄스의 주파수에 무관하게 동작하여 고속 NRZ데이터 비트 동기에 사용될 수 있다.
세째, 간단한 논리소자로 구성되어 있어 집적화가 가능하다.

Claims (3)

  1. VCO 또는 위상제어 회로의 클럭 펄스를 동상 및 역상 클럭 펄스로 발생시키는 동상 및 역상 클럭 펄스 발생수단, 입력되는 NRZ데이터를 상기 동상 및 역상 클럭 발생수단의 동상 및 역상 클럭 펄스에 의해 리타이밍 하는 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ데이터와 상기 입력 NRZ데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 편차 위상 추출 수단, 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스로 리타이밍된 NRZ 데이터와 역상 클럭 펄스로 리타이밍된 데이터와의 위상차를 추출하여 동상 및 역상으로 출력하는 기준 위상 추출수단, 상기 편차 위상 추출수단과 상기 기준 위상 추출 수단에 연결되어 리타이밍하는 클럭 펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 뒤질때 위상차를 디지틀적으로 출력하는 후진 위상 펄스 출력 수단, 상기 편차 위상 추출 수단과 상기 위상 추출 수단에 연결되어 리타이밍하는 클럭 펄스 천이의 위상이 데이터의 비트 간격 중앙의 위상보다 앞설때 위상차를 디지틀적으로 출력하는 전진 위상 펄스 출력 수단으로 구성되어 상기 편차 위상 추출 수단의 출력과 상기 기준 위상 추출 수단의 출력을 서로 비교하여 위상을 아날로그적으로 검출할 뿐만 아니라 상기 전진 위상 펄스 출력 수단과 상기 후진 위상 펄스 출력 수단으로 디지틀적으로 위상을 검출할 수 있도록 한 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 비교기.
  2. 제1항에 있어서, 상기 리타이밍 수단은 두개의 제1, 제2플립플롭을 포함하고 있고, 상기 제1플립플롭에는 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스를 클럭 입력단자로 입력시키고 데이터 입력단자에는 입력 데이터를 입력시키며, 상기 제2플립플롭에는 클럭 입력단자에 상기 동상 및 역상 클럭 펄스 발생수단의 역상 클럭 펄스를 입력시키고, 데이터 입력단자에는 입력 NRZ 데이터를 입력시키며, 상기 편차 이상 추출 수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR게이트 입력에는 상기 제1플립플롭의 출력과 입력 NRZ 데이터를 입력시키며,상기 기준 위상 추출 수단은 배타적 OR및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR 게이트의 입력에는 상기 제1플립플롭의 출력과 상기 제2플립플롭이 출력을 입력시키며, 상기 전진 위상 (Advanced phase)펄스 출력 수단은 NOR게이트를 포함하고 있고, NOR 게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 OR출력과 상기 기준 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR의 출력을 입력시키며, 상기 후진 위상(Retarded phase) 펄스 출력 수단은 NOR 게이트를 포함하고 있고, NOR 게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR 출력과 상기 기준 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR의 출력을 입력시키도록 구성되어 있는 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기.
  3. 제1항에 있어서, 상기 리타이밍 수단은 두개의 제1, 제2플립플롭을 포함하고 있고, 상기 제1플립플롭에는 상기 동상 및 역상 클럭 펄스 발생수단의 동상 클럭 펄스를 클럭 입력단자로 입력시키고 데이터 입력단자에는 입력 데이터를 입력시키며, 상기 제2플립플롭에는 클럭 입력단자에 상기 동상 및 역상 클럭 펄스 발생 수단의 역상 클럭 펄스를 입력시키고, 데이터 입력단자에는 입력 NRZ데이터를 입력시키며, 상기 편차 위상 추출수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및NOR 게이트 입력에는 상기 제1플립플롭의 출력과 입력 NRZ 데이터를 입력시키며, 상기 기준 위상 추출 수단은 배타적 OR 및 NOR 게이트를 포함하고 있고, 배타적 OR 및 NOR 게이트의 입력에는 상기 제1플립플롭의 출력과 상기 제2플립프롭의 출력을 입력시키며, 상기 전진 위상 펄스 출력 수단은 AND게이트를 포함하고 있고, AND게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR 게이트의 배타적 NOR 출력과 상기 기준 위상 추출 수단의 배타적 OR의 출력을 입력시키며, 상기 후진 우상 펄스 출력 수단은 AND 게이트를 포함하고 있고, AND게이트의 입력에는 상기 편차 위상 추출 수단의 배타적 OR 및 NOR게이트의 배타적 OR 출력과 상기 기준 위상 추출 수단의 배타적 OR 의 출력을 입력시키도록 구성되어 있는 것을 특징으로 하는 비트 동기를 위한 아날로그 및 디지틀 위상 검출기.
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