KR950008462B1 - 디지틀 비트 동기 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는종래 기술의 블럭 구성도.
제2도는 본 발명의 블럭 구성도.
제3도는 천이 검출회로의 세부 구성도.
제4도는 4비트 링 시프트(n-1 계수) 회로도.
제5도는 리타이밍 회로의 세부 구성도.
제6도는 제3도 내지 5도에서의 각 부분의 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명
11,22 : 천이검출회로 12 : 계수 회로
13 : 로드값 발생회로 14 : 리타이밍회로
21 : 원천 클럭 발생 회로 23 : n 비트 링 시프트(n-1 계수) 회로
24 : 리타이밍 회로
301 내지 304, 401 내지 404, 411 내지414, 501 : D 플립플롭
305 및 306 : 2입력 배타적 OR 게이트
505, 506, 515, 516 : 2입력 NOR 게이트
507, 508, 517, 518 : 2입력 OR 게이트 509 : 2입력 AND 게이트
본 발명은 입력되는 2진 데이터 비트 속도에 대하여 n배 주파수를 가진 원천 클럭 펄스를 사용하여 입력되는 2진 데이터의 지터와 원천 클럭 펄스의 주파수 안정도가 정해진 규격을 만족하는 경우 입력되는 2진데이터에 비트 동기된 클럭 펄스와 데이터를 안정되게 복구하는 디지탈 비트 동기 장치에 관한 것이다.
종래의 비트 동기 장치는 아날로그 방식의 경우는 입력되는 2진 데이터 비트 속도의 주파수를 갖는 전압제어 발진기의 클럭 펄스로 데이터와 비트 동기된 클럭 펄스를 복구해 내기 때문에 고속 데이터 전송에서 비트 동기가 가능하나, 아날로그 비트 동기 방식은 전압 제어 발진기, 저역 여파기 또는 적분기 등의 복잡하고 집적하기 어려운 요소를 포함하고 있어 동작 환경에 비트 동기 성능이 영향을 받는 단점이 있다.
디지탈 비트 동기의 경우는 상기 아날로그 비트 동기의 문제를 해결할 수 있으나 종래 디지탈 비트 동기장치는 입력되는 2진 데이터의 비트 속도보다 매우 높은 원천 클럭 펄스를 요구하기 때문에 고속 비트 동기에서는 논리 소자의 전달 지연시간 등의 제한을 받게 되어 구현이 불가능 해져 고속 비트 동기는 아날로그 비트 동기로 구현되고 있다.
디지탈 비트 동기 장치를 도면을 참조하여 보면, 제1도는 종래의 디지탈 비트 동기 장치의 블럭도로, 도면에서 11은 천이 검출회로, 12는 계수 회로, 13은 로드값 발생회로, 14는 리타이밍 회로를 각각 나타낸다.
도면에 도시한 디지탈 비트 동기 장치는 입력되는 데이터의 비트 속도가 높지 않으므로 입력되는 데이터의 천이를 상기 천이 검출회로(11)에서 검출하면 상기 로드값 발생회로(12)는 미리 설정된 로드값을 상기계수 회로(12)에 로드하거나, 입력되는 데이터의 천이를 상기 천이 검출회로(11)에서 검출한다.
이때, 데이터에서 발생되는 천이와 천이 간격을 상기 계수회로(l2)로 계수하여 그 결과를 상기 로드값 발생회로(13)로 출력하면 데이터에서 발생되는 천이와 천이 간격에 따라 변하는 미리 설정된 로드값이 상기계수 회로(12)로 로드되어 계수 회로(12)에서는 비트 동기된 클럭 펄스를 발생하게 된다(M.Tanaka 일본국 특허 55-53252, 미합중국 특허 4,385,395).
그런데, 상기 디지탈 비트 동기 장치는 입력되는 2진 데이터의 비트 단위 간격을 측정한 후, 측정 결과를 계수회로(12)로 로드하여 계수회로(12)에서 발생되는 비트 동기 클럭 펄스의 주기를 바꾸게 되는데 지터를 흡수하려면 입력되는 데이터 속도보다 매우 높은(일반적으로 16배 이상) 원천 클럭 펄스가 요구되었다. 예를들면, 종래의 디지틀 비트 동기 장치는 입력되는 데이터 속도의 최소로 약 4배 되는 고주파 원천 클럭 펄스가 요구되고 이 경우의 허용지터는 90。이내 였다.
따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 본 발명은 고속으로 전송되는 데이터의 비트 동기 장치에 있어서, 입력되는 2진 데이터의 속도보다 비교적 높지 않은 원천 클럭 펄스를 사용하여 고속 데이터 전송시에도 안정되게 동작하며 지터 허용 성능이 개선된 디지탈 비트 동기 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 입력되는 2진 데이터의 지터 크기와 원천 클럭 펄스의 주파수 안정도에 따라 원천 클럭 펄스의 최소 주파수를 정하여 데이터에서 지터가 발생하더라도 안정되게 데이터 및 비트 동기된 클럭 펄스를 복구하는 비트 동기 장치에 있어서, 규정된 안정도를 가지며, 입력되는 2진 데이터 비트 속도에 대해서 대략 n(n은 2이상의 정수)배 되는 원천 클럭 펄스를 발생시키는 원천 클럭 펄스 발생수단, 입력되는 2진 데이터(NRZ 데이터) 입력라인과 상기 원천 클럭 펄스 발생수단에 연결되어 상기 원천 클럭 펄스에 대해서 동상인 동상원천 클럭 펄스와 상기 원천 클럭 펄스에 대해서 역상인 역상 원천 클럭펄스를 사용하여 입력되는 2진 데이터에서 천이가 발생할 때마다 이를 검출하여 상기 동상 원천 클럭 펄스에 동기된 제1천이 검출 신호(TDS1)를 출력하고 상기 역상 원천 클럭 펄스에 동기된 제2천이 검출 신호(TDS2)를 출력하는 천이 검출 수단, 상기 원천 클럭 펄스 발생수단과 천이 검출 수단에 연결되어 상기 천이 검출 수단의 출력인 제1천이 검출 신호와 제2천이 검출 신호에 맞추어 미리 설정된 로드 값으로 n비트 링 시프트하거나 n-1 계수하여 상기 원천 클럭 펄스의 반주기 분해도로 입력되는 2진 데이터에 비트동기된 비트 동기 클럭 펄스(BSCP)를 출력하는 n비트 링 시프트수단, 상기 입력되는 2진 데이터와 입력라인과 상기 n비트 링 시프트(n-l 계수) 수단에 연결되어 입력되는 2진 데이터를 상기 n비트 링 시프트(n-l 계수) 수단에서 출력된 비트 동기 클럭 펄스로 리타이밍하는 리타이밍 수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면 중 제2도 이하의 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명의 개략적인 기능 블럭도로서, 도면에서 21은 원천 클럭 펄스 발생회로, 22는 천이 검출회로, 23은 n비트 링 시프트(n-1 계수) 회로, 24는 리타이밍 회로를 각각 나타낸다.
원천 클럭 발생회로(21)는 입력되는 2진 데이터를 구동시킨 클럭 펄스의 주파수에 대하여 대략 n배되는 규정된 안정도를 가진 원천 클럭 펄스(SCP)를 구동시켜 상기 원천 클럭 펄스에 대해 동상인 원천 클럭 펄스(SCP)와 상기 원천 클럭 펄스에 대하여 역상인 역상 원천 클럭 펄스(/SCP)를 천이 검출회로(22)와 n비트 링 시프트(n-1 계수) 회로(23)로 출력한다.
천이 검출회로(22)는 상기 원천 클럭 발생회로(21)와 NRZ 데이터 입력라인에 연결되어 입력되는 2진 데이터(NRZ 데이터)에서 천이가 발생할 때마다 상기 원천 클럭 펄스(SCP)에 대해서 동상인 동상 원천 클럭펄스에 동기되고 원천 클럭 펄스의 한 주기 폭을 갖는 펄스인 천이 검출 신호(TDS1)를 출력한다.
또한, 입력되는 2진 데이터에서 천이가 발생할 때마다 상기 원천 클럭 펄스(SCP) 대해서 역상인 역상 원천 클럭 펄스(/SCP)에 동기되고 원천 클럭 펄스의 한 주기 폭을 갖는 펄스인 천이 검출신호(TDS2)를 출력한다.
n 비트 링 시프트(n-1 계수) 회로(23)는 상기 원천 클럭 발생 회로(21)에 연결되어 상기 천이 검출회로(22)에서 천이 검출신호(TDS1)가 발생할 때마다 미리 설정된 n 비트 로드값으로 n 비트 링 시프트(n-l계수)에 로드되어 원천 클럭 펄스 주기의 n 배수마다 반복되게 링 시프트한다.
그리고, 상기 천이 검출회로(22)에서 천이 검출 신호(TDS2)가 발생할 때마다 미리 설정된 n 비트 로드값으로 n 비트 링 시프트(n-1 계수)에 로드되어 원천 클럭 펄스 주기의 n 배수마다 반복되게 링 시프트하여 상기 천이 검출 회로(21)의 천이 검출 신호(TDS1 빛 TDS2)에 따라 상기 원천 클럭 펄스의 반주기의 분해도로 주기가 변하는 비트 동기 클럭 펄스(BSCP)를 상기 리타이밍 회로(24)로 출력한다.
리타이밍 회로(24)는 상기 n 비트 링 시프트(n-1 계수) 회로(23)와 2진 데이터(NRZ 데이터) 입력라인에 연결되어 입력되는 2진 데이터(NRZ 데이터)를 상기 n 비트 링 시프트(n-1 계수) 회로(23)에서 출력되는 비트 동기 클럭 펄스(BSCP)로 리타이밍한 후 리타이밍된 신호를 출력한다.
제3도는 상기 제2도에서 n=4일 때의 천이 검출회로(22)의 일실시 예로, 도면에서 301, 304는 플립플롭,305 및, 306은 2입력 배타적 OR 게이트를 각각 나타낸다.
본 발명에 의한 천이 검출 회로(22)는 도면에서 도시한 바와 같이 입력되는 2진 데이터를 데이터 입력단자(D1)로 입력하고 클럭 펄스 입력단자(CP1)에는 상기 원천 클럭 펄스 발생 회로(21)의 원천 클럭 펄스(SCP)에 대해서 동상인 동상 원천 클럭 펄스(SCP)를 입력하는 D 플립플롭(301)과, 상기 D 플립플롭(301)의 출력(Q1)을 데이터 입력단(D2)으로 입력하고 클럭펄스 입력단(CP2)에는 상기 원천 클럭 펄스 발생 회로(21)의 원천 클럭 펄스(SCP)에 대해서 동상인 동상 원천 클럭 플립플롭(302)과, 상기 D 플립플롭(301)의 출력(Q1)을 한 입력단으로 입력하고 D 플립플롭(302)의 출력(Q2)을 타 입력으로 입력하며 출력에서는 천이 검출신호(TDS1)를 출력하는 2입력 배타적 OR 게이트(305)와, 입력되는 2진 데이터를 데이터 입력단(D3)으로 입력하고 클럭 펄스입력단(CP3)에는 상기 원천 클럭 발생 회로(21)의 원천 클럭 펄스(SCP)에 대해서 역상인 역상 원천 클럭 펄스(/SCP)를 입력하고 D 플립플롭(303)과, 상기 D 플립플롭(303)의 출력(Q3)을 데이터 입력단(D4)으로 입력하고 클럭 펄스입력단(CP4)에는 상기 원천 클럭 펄스 발생 회로(21)의 원천 클럭 펄스(SCP)에 대해서 역상인 역상 원천 클럭 펄스(/SCP)를 입력하는 D 플립플롭(304)과, 상기 D 플립플롭(303)의 출력(Q3)을 한 입력단으로 입력하고 D 플립플롭(304)의 출력(Q4)을 타 입력단으로 입력하며, 출력에서는 천이 검출 신호(TDS2)을 출력하는 2입력 배타적 OR 게이트(306)로 구성된다.
상기와 같이 구성된 천이 검출 회로(22)의 동작은 다음과 같다.
입력되는 2진 데이터(NRZ 데이터)에서 천이가 발생할 때 마다 상기 D 플립플롭(301)의 출력(Q1)과 D플립플롭(302)의 출력(Q2)을 배타적 OR 취한 2입력 배타적 OR 게이트(305)의 출력에서는 입력되는 2진 데이터에서 천이가 발생한 후 동상 원천 클럭 펄스(SCP)에서 첫번째 상승 천이가 발생하면 원천 클럭 펄스(SCP)의 한 주기가 되는 펄스 폭을 가진 펄스인 천이 검출 신호(TDS1)를 발생시키고, 입력되는 2진 데이터에서 천이가 발생할 때마다 상기 D 플립플롭(303)의 출력(Q3)과 D 플립플롭(304)의 출력(Q4)을 배타적 OR 취한 2입력 배타적 OR 게이트(306)의 출력에서는 입력되는 2진 데이터에서 천이가 발생한 후 역상 원천 클럭 펄스(/SCP)에서 첫번째 상승 천이가 발생하면 원천 클럭 펄스(SCP)의 한 주기가 되는 펄스폭을가진 펄스인 천이 검출신호(TDS2)가 발생된다.
제4도는 n=4일때 n비트 링 시프트(n-1 계수) 회로(23)의 일실시 예시도로서, 도면에서 40l 내지 404, 411 내지 414는 D 플립플롭, 405 및 406, 415 및 4l6은 2입력 NOR 게이트 407 및 408, 4l7 및 418 2입력 OR 게이트, 409는 2입력 AND 게이트를 각각 나타낸다.
일실시예에 따른 n(4) 비트 링 시프트(n-1 계수) 회로(23)는 상기 천이 검출회로(22)의 천이 검출신호(TDS1)를 한 입력단으로 입력하는 2입력 NOR 게이트(405)와, 상기 2입력 NOR 게이트(405)의 출력을 데이터 입력단(D1)에 입력하고 상기 원천 클럭 펄스 발생회로(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP1)에 입력하는 D 플립플롭(401)과, 상기 D 플립플롭(401)의 부출력(/Q1)을 한 입력단에 입력하고 상기 천이 검출회로(22)의 천이 검출신호(TDS1)를 타 입력단에 입력하는 2입력 NOR 게이트(406)와 상기 2입력 NOR 게이트(406)의 출력을 데이타 입력단(D2)에 입력하고 상기 원천 클럭 펄스 발생회로(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP2)에 입력하는 D 플립플롭(402)과, 상기 D 플립플롭(402)의 출력(Q2)을 한 입력단에 입력하고 상기 천이 검출회로(22)의 천이 검출신호(TDS1)를 타 입력단에 입력하는 2입력 OR 게이트(407)와, 상기 2입력 OR 게이트(407)의 출력을 데이터입력단(D3)에 입력하고 상기 원천 클럭 펄스 발생회로(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP3)에 입력하는 D플립플롭(403)과, 상기 D 플립플롭(603)의 출력(Q3)을 한 입력단에 입력하고 상기 천이 검출회로(22)의 천이 검출 신호(TDS1)를 타 입력단에 입력하는 2입력 OR 게이트(408)와, 상기 2입력 OR 게이트(408)의 출력을 데이터 입력단(D4)에 입력하고 상기 원천 클럭 펄스 발생회로(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP4)에 입력하고 부출력(/Q4)을 2입력 NOR 게이트(405)의 타 입력단에 각각 출력시키는 D 플립플롭(404), 상기 천이 검출회로(22)의 천이 검출 신호(TDS2)를 한 입력단으로 입력하는 2입력 NOR 게이트(415), 상기 2입력 NOR 게이트(4l5)의 출력을 데이터 입력단(D11)에 입력시키고 상기 원천클럭 펄스 발생회로(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스 입력단(CP11)에 입력시키는 D 플립플롭(411), 상기 D 플립플릅(411)의 부출력(/Q11)을 한 입력단에 입력시키고 상기 천이 검출회로(22)의 천이검출 신호(TDS2)를 타 입력단에 입력시키는 2입력 NOR 게이트(416)와, 상기 2입력 NOR 게이트(416)의 출력을 데이터 입력단(D12)에 입력시키고 상기 원천 클럭 펄스 발생 회로(21)의 역상 원천 클럭 펄스(/SCP)를 클럭펄스 입력단(CP12)에 입력하는 D 플립플롭(412), 상기 D 플립플롭(412)의 출력(Q12)을 한입력단에 입력하고 상기 천이 검출회로(22)의 천이 검출신호(TDS2)를 타 입력단에 입력하는 2입력 OR 게이트(417), 상기 2입력 OR 게이트(417)의 출력을 데이터 입력단(D13)에 입력하고 상기 원천 클럭 펄스 발생회로(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스 입력단(CP13)에 입력하는 D 플립플롭(413), 상기D 플립플롭(413)의 출력(Q13)을 한 입력단에 입력하고 상기 천이 검출회로(22)의 천이 검출신호(TDS2)를 입력단에 입력하는 2입력 OR 게이트(418), 상기 2입력 OR 게이트(418)의 출력을 데이터 입력단(D14)에 입력시키고 상기 원천 클럭 펄스 발생회로(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스입력단(CP14)에 입력시키고 부출력(/Q14)을 2입력 NOR 게이트(4l5)의 타 입력단에 각각 출력시키는 D 플립플롭(414), D플립플롭(401)의 출력(Q1)을 한 입력단으로 입력시키고 D 플립플롭 (408)의 출력(Q8)을 타 입력단에 입력시키고 출력인 비트 동기 펄스(BSCP)를 상기 리타이밍 회로(24)로 출력하는 2입력 AND 게이트(509)로 구성된다.
상기와 같이 구성된 n(n=4) 비트 링 시프트(n-1 계수) 회로(23)의 동작 원리를 다음과 같다.
8개의 D 플립플롭(401 내지 404, 411 내지 414)의 출력(Q1 내지 Q4, Q1l 내지 Q14)은 모두 논리레벨 '0'으로 초기화되어 있다고 가정한다.
상기 천이 검출회로(22)에서 천이 검출 신호(TDS1)가 출력된 후 상기 동상 원천 클럭 펄스(SCP)에서 첫번째 상승 천이가 발생하면 D 플립플롭(40l,40)에 논리레벨 '0'을, D 플립플롭(403 및 404)에 논리레벨 '1' 을 각각 로드시킨다.
상기 천이 검출회로(22)에서 천이 검출 신호(TDS2)가 출력된 후 상기 역상 원천 클럭 펄스(/SCP)에서 첫번째 상승 천이가 발생하면 D 플립플롭(411 및 412)에 논리레벨 '0'을, D 플립플롭(4l3 및 414)에 논리레벨 '1'을 각각 로드시킨다.
상기 천이 검출회로(21)에서 천이 검출신호(TDS1)에 출력되지 않을 때는 전에 로드된 값, 및 상기 동상원천 클럭 펄스(SCP)에 동기되어 D 플립플롭(404)의 출력(Q4)에서는 11001100···을 순차적으로 반복해서 출력하고, 상기 천이 검출 회로(2l)에서 천이 검출신호(TDS2)가 출력되지 않을 때는 전에 로드된 값, 및 상기 역상 원천 클럭 펄스(/SCP)에 동기되어 D 플립플롭(414)의 출력(Q14)에서는 11001100···을 순차적으로 반복해서 출력한다.
연속된 두개의 천이 검출신호(TDSl)의 시간 간격이 동상 원천 클럭 펄스(SCP)의 4배수+1 간격이면 뒤에 발생한 천이 신호(TDS1)에 의해서 4비트 링 시프트는 새로이 로드되어 D 플립플롭(404)의 출력(Q4)은 110011100···이 되며 연속된 두개의 천이 검출 신호(TDS1)의 시간 간격이 동상 원천 클럭 펄스(SCP)의 4배수-1 간격이면 뒤에 발생한 천이 신호(TDS1)에 의해서 4비트 링 시프트는 새로이 로드되어 D 플립플롭(404)의 출력(Q4)은 1101l00···이 된다.
그리고 연속된 두개의 천이 검출 신호(TDS2)의 시간 간격이 역상 원천 클럭 펄스(/SCP)의 4배수+1 간격이면 뒤에 발생한 천이 신호(TDS2)에 의해서 4비트 링 시프트는 새로이 로드되어 D 플립플롭(414)의 출력(Q14)은 110011100···이 되며 연속된 두개의 천이 검출 신호(TDS2)의 시간 간격이 역상 원천 클럭 펄스(/SCP)의 4배 수-1 간격이면 뒤에 발생한 천이 신호(TDS2)에 의해서 4비트 링 시프트는 새로이 로드되어 D 플립플롭(414)의 출력(Q14)은 1101100···이 된다.
따라서, D 플립플롭(404)의 출력(Q4)과, D 플립플롭(4l4)의 출력(Q14)을 AND 취한 2입력 AND 게이트(509)의 출력인 비트 동기 클럭 펄스는 입력되는 2진 데이터에서 발생되는 천이에 따라 종속적으로 주기가 변하게 된다.
그런데, 입력되는 2진 데이터에서 천이가 발생한 후에 상기 원천 클럭 펄스(SCP)에서 12번째 천이가 발생할 때까지 입력되는 2진 데이터에서 다음 천이가 발생하지 않으면 입력되는 2진 데이타에서 천이가 발생한 후에 상기 원천 클럭 펄스(SCP)에서 4번째 천이가 발생할 때와 12번째 천이가 발생할 때에 2입력 AND게이트(509)의 출력에서 상기 원천 클럭 펄스(SCP)의 1.5배 주기 폭을 갖는 펄스를 발생시킨다.
입력되는 2진 데이터에서 천이가 발생한 후에 상기 원천 클럭 펄스(SCP)에서 12번째 천이가 발생하기 이전에 입력되는 2진 데이터에서 다음 천이가 발생하면 입력되는 2진 데이터에서 천이가 발생한 후에 상기 원천 클럭 펄스(SCP)에서 4번째 천이가 발생할 때에 2입력 AND 게이트(509)의 출력에서는 상기 원천 클럭펄스(SCP)의 1.5배 주기 폭을 갖는 펄스를 발생시킨다.
즉, 입력되는 2진 데이터에서 연속된 두개의 천이사이의 간격안에 상기 원천 클럭 펄스(SCP)의 천이가 2개에서 11까지 발생하면 상기 연속된 두개의 천이 사이의 간격 안에 상승천이가 1번 발생하는 비트 동기 클럭 펄스가 구동되고, 입력되는 2진 데이터의 비트 단위 간격안에 상기 원천 클럭 펄스(SCP)의 천이가 13개에서 l9까지 발생하면 상기 연속된 두개의 천이 사이의 간격 안에 상승 천이가 2번 발생하는 비트 동기 클럭 펄스가 구동되어 입력 데이터의 지터 허용은 135°에 이른다.
그러므로, 2입력 AND 게이트(509)의 출력에서는 상기 원천 클럭 펄스(SCP) 주기의 2.5배에서 5.5배되는 주기를 갖는 비트 동기 클럭 펄스(BSCP)를 출력한다.
제5도는 리타이밍 회로(24)의 일실시예시도인 세부 회로도로 도면에서 501은 D 플립플롭을 나타낸다.
도면에 도시한 바와 같이 리타이밍 회로(24)는 상기 n비트 링 시프트 회로(23)에 연결되어 입력되는 2진데이터를 데이터입력단(D1)에 입력시키고 상기 n비트 링 시프트 회로(23)에서 출력되는 비트 동기 클럭 펄스(BSCP)를 클럭 펄스입력단(CP1)에 입력시키고 출력(Q1)에서는 상기 비트 동기 펄스(BSCP)에 리타이밍된 데이타(RDATA)를 출력하는 D 플립플롭(501)으로 구성된다.
상기와 같이 구성된 리타이밍 회로(24)의 동작은, 입력되는 2진 데이터를 n비트 링 시프트(n-l 계수)회로(23)에서 출력되는 비트 동기 클럭 펄스(BSCP)로 리타이밍하여 출력한다.
제6도는 상기 제3 내지 제5도의 일실시얘에 따른 동작 파형도이다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은 비교적 고속인 데이터 전송에서 데이터와 비트 동기된 클럭 펄스를 복구해내는 아날로그 비트 동기 장치와 대체할 수 있으며 다음과 같은 적용효과를 갖는다.
첫째, 고속의 비트 속도를 가진 데이터의 비트 동기에 적합하다.
둘째, 입력되는 데이터 비트 속도에 대해서 대략 2배 이상의 원천 클럭 펄스로 안정되게 동작하는 디지틀 비트 동기를 구현할 수 있다.
세째, 종래의 디지틀 비트 동기보다 지터 허용 성능이 개선된다.
네째, 간단한 논리 소자로만 되어 있어 집적화가 가능하다.
Claims (3)
- 입력되는 2진 데이터의 지터 크기와 원천 클럭 펄스의 주파수 안정도에 따라 원천 클럭 펄스의 최소주파수를 정하여 데이터에서 지터가 발생하더라도 안정되게 데이터 및 비트 동기된 클럭 펄스를 복구하는 비트 동기 장치에 있어서, 규정된 안정도를 가지며, 입력되는 2진 데이타 비트 속도에 대해서 대략 n(n은 2이상의 정수)배 되는 원천 클럭 펄스를 발생시키는 원천 클럭 펄스 발생수단(21), 입력되는 2진 데이터(NRZ 데이터) 입력라인과 상기 원천 클럭 펄스 발생수단(21)에 연결되어 상기 원천 클럭 펄스에 대해서동상인 동상원천 클럭 펄스와 상기 원천 클럭 펄스에 대해서 역상인 역상 원천 클럭 펄스를 사용하여 입력되는 2진 데이터에서 천이가 발생할 때마다 이를 검출하여 상기 동상 원천 클럭 펄스에 동기된 제1천이 검출 신호(TDS1)를 출력하고 상기 역상 원천 클럭 펄스에 동기된 제2천이 검출 신호(TDS2)를 출력하는 천이 검출 수단(22), 상기 원천 클럭 펄스 발생수단(21)과 천이 검출 수단(22)에 연결되어 상기 천이 검출 수단(21)의 출력인 제1천이 검출 신호와 제2천이 검출 신호에 맞추어 미리 설정된 로드 값으로 n비트 링 시프트하거나 n-1 계수하여 상기 원천 클럭 펄스의 반주기 분해도로 입력되는 2진 데이터에 비트 동기된 비트 동기 클럭 펄스(BSCP)를 출력하는 n비트 링 시프트(n-1 계수) 수단(23), 상기 입력되는 2진 데이터와 입력라인과 상기 n비트 링 시프트(n-1 계수) 수단(23)에 연결되어 입력되는 2진 데이터를 상기 n비트 링 시프트(n-1 계수) 수단(23)에서 출력된 비트 동기 클럭 펄스로 리타이밍하는 리타이밍 수단(24)을 구비한 것을 특징으로 하는 디지틀 비트 동기 장치.
- 제1항에 있어서, 상기 천이 검출수단(22)은, 입력되는 2진 데이터를 데이터입력단(D1)로 입력하고 클럭 펄스입력단(CP1)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 동상인 동상 원천 클럭 펄스(SCP)를 입력하는 제1 D 플립플롭(30l), 상기 제1D 플립플롭(301)의 출력(Q1)을 데이터입력단(D2)으로 입력하고 클럭펄스입력단(CP2)에는 상기 원천 클럭 펄스 발생 수단(21)의 원천 클럭 펄스에 대해서 동상인 동상 원천 클럭 펄스(SCP)를 입력시키는 제2D 플립플롭(302), 상기 제1D 플립플롭(301)의 출력(Q1)을 한 입력단으로 입력시키고 제2D 플립플롭(302)의 출력(Q2)을 타 입력단으로 입력하고, 출력에서는 제1천이 검출 신호를 출력하는 제1 2입력 배타적 OR 게이트(305), 입력되는 2진 데이터를 데이터 입력단(D3)으로 입력하고 클럭 펄스 입력단(CP3)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 역상인 역상 원천 클럭 펄스를 입력하는 제3D 플립플롭(303), 상기 제3D 플립플롭(303)의 출력(Q3)을 데이터입력단(D4)로 입력시키고 클럭 펄스 입력단(CP4)에는 상기 원천 클럭 펄스 발생수단(21)의 원천 클럭 펄스에 대해서 역상인 역상원천 클럭 펄스(/SCP)를 입력하는 제4D 플립플롭(304), 상기 제3D풀립플롭(303)의 출력(Q3)을 한 입력단으로 입력시키고 제4D 플립플롭(304)의 출력(Q4)을 나머지 입력단으로 입력하고 출력에서는 제2천이 검출 신호를 출력하는 제2 2입력 배타적 OR 게이트(306)를 구비간 것을 특징으로 하는 디지틀 비트 동기 장치.
- 제1항에 있어서, n비트 링 시프트(n-1 계수) 수단(23)은, 상기 천이 검출 수단(22)의 제1전이 검출 신호(TDS1)를 한 입력단으로 입력하는 제1 2입력 NOR 게이트(405), 상기 제1 2입력 NOR 게이트(405)의 출력을 데이터 입력단(D1)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP1)에 입력시키는 제1D 플립플롭(401), 상기 제1D 플립플롭(401)의 부출력(/Q1)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제1천이 검출 신호(TDS1)를 타입력단에 입력하는 제2 2입력 NOR 게이트(406), 상기 제2 2입력 NOR 게이트(406)의 출력을 데이터 입력단(D2)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP2)에 입력하는 제2D 플립플롭(402), 상기 제2D 플립플롭(402)의 출력(Q2)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제1천이 검출 신호(TDS1)를 타 입력단에 입력하는 제1 2입력 OR 게이트(407), 상기 제1 2입력 OR 게이트(407)의 출력을 데이타 입력단에 입력하고 상기 원천 클럭 펄스 발생 수단(21)의 동상 원천 클럭 펄스(SCP)를 클릭 펄스입력단(CP3)에 입력하는 제3D 플립플롭(403), 상기 제3D 플립플롭(603)의 출력(Q3)을 한 입력단에 입력하고 상기 천이 검출수단(22)의 제1천이 검출 신호(TDS1)를 타 입력단에 입력하는 제2 2입력 OR 게이트(408), 상기 제2 2입력 OR 게이트(408)의 출력을 데이터 입력단(D4)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스입력단(CP4)에 입력시키고 부출력(/Q4)을 제1 2입력 NOR 게이트(405)의 타 입력단에서 각각 출력하는 제4D 플립플롭(404), 상기 천이 검출 수단(22)의 제2천이 검출신호(TDS2)를 한 입력단으로 입력하는 제3 2입력 NOR 게이트(415), 상기 제3 2입력 NOR 게이트(415)의 출력을 데이터 입력단(D11)에 입력하고 상기 원천 클럭 펄스 발생 수단(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스입력단(CP11)에 입력하는 제5D 플립플롭(411), 상기 제5D 립플롭(411)의 부출력(/Q11)을 한 입력단에 입력하고 상기 천이 검출수단(22)의 제2선이 검출 신호를 타 입력단에 입력하는 제4 2입력 NOR 게이트(416), 상기 제4 2입력 NOR 게이트(416)의 출력을 데이터 입력단(D12)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 역상 원천 클럭 펄스(/SCP)을 클럭 펄스입력단(CP12)에 입력하는 제6D 플립플롭(412), 상기 제6D 플립플롭(412)의 출력(Q12)을 한 입력단에 입력하고 상기 천이 검출 수단(22)의 제2선이 검출 신호(TDS2)를 타 입력단에 입력하는 제3 2입력 OR 게이트(417), 상기 제3 2입력 OR 게이트(417)의 출력을 데이터 입력단(D13)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 역상 원천 클럭 펄스(/SCP)를 클럭 펄스 입력단(CP13)에 입력하는 제7D 플립플롭(413), 상기 제7D 플립플롭(413)의 출력(Q13)을 한 입력단에 입력하고 상기 천이 검출 수단(22)이 제2 천이 검출신호를 타 입력단에 입력하는 제4 2입력 OR 게이트(4l8), 상기 제4 2입력 OR 게이트(418)의 출력을 데이터입력단(D14)에 입력하고 상기 원천 클럭 펄스 발생수단(21)의 동상 원천 클럭 펄스(SCP)를 클럭 펄스 입력단(CP14)에 입력시키고 부출력(/Q14)을 게3 2입력 NOR 게이트(415)의 타 입력단에 각각 출력하는 제8D 플립플롭(414), 제4D 플립플롭(401)의 출력(Q1)을 한 입력단으로 입력하고 제8D 플립플롭(408)의 출력(Q8)을 타 입력단에 입력하고 출력인 비트 동기 펄스(BSCP)를 리타이밍 수단(24)으로 출력하는 2입력 AND 게이트(509)를 구비한 것을 특징으로 하는 디지틀 비트 동기 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006817A KR950008462B1 (ko) | 1992-04-22 | 1992-04-22 | 디지틀 비트 동기 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006817A KR950008462B1 (ko) | 1992-04-22 | 1992-04-22 | 디지틀 비트 동기 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930022732A KR930022732A (ko) | 1993-11-24 |
| KR950008462B1 true KR950008462B1 (ko) | 1995-07-31 |
Family
ID=19332173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920006817A KR950008462B1 (ko) | 1992-04-22 | 1992-04-22 | 디지틀 비트 동기 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950008462B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7681063B2 (en) * | 2005-03-30 | 2010-03-16 | Infineon Technologies Ag | Clock data recovery circuit with circuit loop disablement |
-
1992
- 1992-04-22 KR KR1019920006817A patent/KR950008462B1/ko not_active IP Right Cessation
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