JPS62230242A - ノンリタ−ンゼロデ−タ受信回路 - Google Patents
ノンリタ−ンゼロデ−タ受信回路Info
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- JPS62230242A JPS62230242A JP61073701A JP7370186A JPS62230242A JP S62230242 A JPS62230242 A JP S62230242A JP 61073701 A JP61073701 A JP 61073701A JP 7370186 A JP7370186 A JP 7370186A JP S62230242 A JPS62230242 A JP S62230242A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- nrz
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- Pending
Links
- 238000009499 grossing Methods 0.000 claims abstract description 8
- 230000010355 oscillation Effects 0.000 claims abstract description 6
- 238000005070 sampling Methods 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ノンリターンゼロの符号形式で伝送されるデ
ジタルデータの受信に適した受信回路に関するものであ
り、詳しくは、クロックの抽出およびそのクロックに同
期したデータの再生に関するものである。
ジタルデータの受信に適した受信回路に関するものであ
り、詳しくは、クロックの抽出およびそのクロックに同
期したデータの再生に関するものである。
［従来の技術］
デジタルデータ゛伝送の符号形式は、基本的には、リタ
ーンゼロ（ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ、以下Ｒ
Ｚという）とノンリターンゼロ（ｎｏｎｐｅｔｕｒｎ
ｔｏ ｚｅｒｏ。
ーンゼロ（ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ、以下Ｒ
Ｚという）とノンリターンゼロ（ｎｏｎｐｅｔｕｒｎ
ｔｏ ｚｅｒｏ。
以下ＮＲＺという、）の２種類に分けることができる。
第３図は、２進２値の同じデジタルデータをこれらＲム
およびＮ、ＲＺで表わしたものであり、（ａ）はＲＺを
示し、（ｂ）はＮＲＺを示している。
およびＮ、ＲＺで表わしたものであり、（ａ）はＲＺを
示し、（ｂ）はＮＲＺを示している。
ところで、・このようなデジタルデータを受信する受信
・側では、送信側と同じ周波数のクロックを用いてデー
タ処理を行わなければならないことが多い。
・側では、送信側と同じ周波数のクロックを用いてデー
タ処理を行わなければならないことが多い。
ここで、ＲＺデータの“１”には必ず周期Ｔの信号が含
まれていることから、この周波数成分を比較的簡単な一
路構成で抽出することによってクロックを得ることがで
きる。
まれていることから、この周波数成分を比較的簡単な一
路構成で抽出することによってクロックを得ることがで
きる。
［発明が解決しようとする問題点コ
しかし、ＮＲＺデータのｒｒ １１１には、必ずしも一
定の周波数関係は存在しないことが多い。そこで、例え
ば受信したＮＲＺデータを微分してダイコード形式の３
値のパルスに変換した後クロックを抽出することが行わ
れているが １１ Ｑ Ｉ＋が多くなると情報の欠落が
増えることになり、完全ではなくなる。このような不都
合を解決するために、できるだけ′１′″、゛０″が繰
り返すようにデータ配列を変換してＲＺ形式に近付ける
ことも行われているが、送信側の回路構成が複雑になっ
てしまう。
定の周波数関係は存在しないことが多い。そこで、例え
ば受信したＮＲＺデータを微分してダイコード形式の３
値のパルスに変換した後クロックを抽出することが行わ
れているが １１ Ｑ Ｉ＋が多くなると情報の欠落が
増えることになり、完全ではなくなる。このような不都
合を解決するために、できるだけ′１′″、゛０″が繰
り返すようにデータ配列を変換してＲＺ形式に近付ける
ことも行われているが、送信側の回路構成が複雑になっ
てしまう。
他の方法として、送信側から別途クロックを伝送するこ
とが考えられるが、伝送コｉトが高くなってしまう。
とが考えられるが、伝送コｉトが高くなってしまう。
本発明は、これらの点に着目してなされたものであり、
その目的は、比較的簡単な回路構成で、受信したＮＲＺ
データからクロックが抽出でき、さらに、そのクロック
と同期した完全なＮＲＺデータが再生できるノンリター
ンゼロデータ受信回路を掟供することにある。
その目的は、比較的簡単な回路構成で、受信したＮＲＺ
データからクロックが抽出でき、さらに、そのクロック
と同期した完全なＮＲＺデータが再生できるノンリター
ンゼロデータ受信回路を掟供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、入力されるノンリ
ターンゼロデータをサンプリングするフリップフロップ
と、このフリップフロップに加えられるノンリターンゼ
ロデータの一部を少なくともフリップフロップの出力信
号の遅延に応じた時間だけ遅延させる遅延回路と、これ
らフリップフロップと遅延回路の出力信号の位相を比較
する位相比較器と、この位相比較器の出力信号を平滑す
るローパスフィルタと、このローパスフィルタの出力信
号に応じて発振周波数が制御されその出力信号が前記フ
リップフロップにサンプリングクロックとして加えられ
る電圧制御発振器とで構成されたことを特徴とする。
ターンゼロデータをサンプリングするフリップフロップ
と、このフリップフロップに加えられるノンリターンゼ
ロデータの一部を少なくともフリップフロップの出力信
号の遅延に応じた時間だけ遅延させる遅延回路と、これ
らフリップフロップと遅延回路の出力信号の位相を比較
する位相比較器と、この位相比較器の出力信号を平滑す
るローパスフィルタと、このローパスフィルタの出力信
号に応じて発振周波数が制御されその出力信号が前記フ
リップフロップにサンプリングクロックとして加えられ
る電圧制御発振器とで構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
Ｍ１図は、本発明の一実施例を示すブロック図である。
第１図において、１はＮＲＺデータの入力端子であり、
遅延回路２に接続されるとともにフリップフロップ３に
接続されている。４は位相比較器であり、一方の入力端
子には遅延回ｔｆｊ２の出力信号が加えられ、他方の入
力端子にはフリップフロップ３の出力信号が加えられて
いる。この位相比較器４の出力信号はチャージポンプ回
路５を介して平滑回路６に加えられている。なお、位相
比較器４とチャージポンプ回路５とは、回路ブロックと
して一体化されることが多い。７は平滑回路６の出力信
号に応じて発振周波数が制御される電圧制御発振器であ
り、その出力信号はフリップフロップ３にサンプリング
クロックとして加えられている。８は本発明回路により
再生されるＮＲＺデータの出力端子、９は入力端子１に
加えられるＮＲＺデータから抽出されるり６ツクの出力
端子である。
遅延回路２に接続されるとともにフリップフロップ３に
接続されている。４は位相比較器であり、一方の入力端
子には遅延回ｔｆｊ２の出力信号が加えられ、他方の入
力端子にはフリップフロップ３の出力信号が加えられて
いる。この位相比較器４の出力信号はチャージポンプ回
路５を介して平滑回路６に加えられている。なお、位相
比較器４とチャージポンプ回路５とは、回路ブロックと
して一体化されることが多い。７は平滑回路６の出力信
号に応じて発振周波数が制御される電圧制御発振器であ
り、その出力信号はフリップフロップ３にサンプリング
クロックとして加えられている。８は本発明回路により
再生されるＮＲＺデータの出力端子、９は入力端子１に
加えられるＮＲＺデータから抽出されるり６ツクの出力
端子である。
このように構成された回路の動作を説明する。
入力端子１に加えられるＮＲＺデータは、遅延回路２に
加えられるとともに、電圧制御発振器７から出力される
出力信号をサンプリングクロックとしてフリップフロッ
プ３によりサンプリングされる。これら遅延ｎ路２の出
力信号とフリップフロップ３の出力信号は位相比較器４
に加えられて位相比較される。この位相比較器４がら出
力される位相のずれ信号は、チャージポンプ回路５およ
び平滑回路６で電圧信号に変換された後、発振周波数制
御４ａ Ｓ’３として電圧制御発振器７に加えられる。
加えられるとともに、電圧制御発振器７から出力される
出力信号をサンプリングクロックとしてフリップフロッ
プ３によりサンプリングされる。これら遅延ｎ路２の出
力信号とフリップフロップ３の出力信号は位相比較器４
に加えられて位相比較される。この位相比較器４がら出
力される位相のずれ信号は、チャージポンプ回路５およ
び平滑回路６で電圧信号に変換された後、発振周波数制
御４ａ Ｓ’３として電圧制御発振器７に加えられる。
そして、電圧制御発振器７の出力信号の発振周波数は位
相比較器４から出力される位相のずれ信号に応じて変化
することになり、フリップフロップ３のサンプリングク
ロック周波数も変化することになる。このような動作は
、遅延回路２の出力信号と７リツプフロツプ３の出力信
号の位相が一致するまで連続的に行われ、両者の位相が
一致するとその状態が維持される。
相比較器４から出力される位相のずれ信号に応じて変化
することになり、フリップフロップ３のサンプリングク
ロック周波数も変化することになる。このような動作は
、遅延回路２の出力信号と７リツプフロツプ３の出力信
号の位相が一致するまで連続的に行われ、両者の位相が
一致するとその状態が維持される。
このようにして両者の位相が一致した状態において、出
力端子９からは入力端子１に加えられるＮＲＺデータか
ら抽出されたクロックが出力されることになり、出力端
子８からはこのクロックに同期して再生されたＮＲＺデ
ータが出力され・ることになる。
力端子９からは入力端子１に加えられるＮＲＺデータか
ら抽出されたクロックが出力されることになり、出力端
子８からはこのクロックに同期して再生されたＮＲＺデ
ータが出力され・ることになる。
このような本発明の回路は、ＮＲＺデータの立ち上がり
エツジが必ず送信側のクロック周期Ｔの整数倍の間隔で
位置していることに着目して構成されている。すなわら
、入力端子１に入力されているＮＲＺデータをある周期
Ｔ′（Ｎ丁）のサンプリングクロックでサンプリングす
ると、フリップフロップ３の出力信号の立ち上がりのエ
ツジはサンプリングクロックの周期Ｔ の整数倍の間隔
で位置することになる。しかし、この周期Ｔ′は送信側
のクロック周期Ｔではない。そこで、このサンプリング
されたデータと入力端子１に入力されるデータの位相を
比較して両者の立ち上がりのエツジの位相が一致するよ
うにサンプリングクロックの周波数を変化させる位相同
期ループを構成している。ここで、位相比較器４の一方
の入力端子に加えられる信号はサンプリングされる前の
データであり、他方の入力端子に加えられるデータはサ
ンプリングされたデータであるが、実際のサンプリング
には時間要素を含むことから時間差を生じることになる
。そこで、この時間差を補正するために、遅延回路２を
挿入している。なお、この遅延回路２としては、フリッ
プフロップ３の出力遅延時間よりも大きくかつ）Σ信側
のクロック周期Ｔよりも小さな遅延時間が設定Ｃきるも
のを用いればよい。
エツジが必ず送信側のクロック周期Ｔの整数倍の間隔で
位置していることに着目して構成されている。すなわら
、入力端子１に入力されているＮＲＺデータをある周期
Ｔ′（Ｎ丁）のサンプリングクロックでサンプリングす
ると、フリップフロップ３の出力信号の立ち上がりのエ
ツジはサンプリングクロックの周期Ｔ の整数倍の間隔
で位置することになる。しかし、この周期Ｔ′は送信側
のクロック周期Ｔではない。そこで、このサンプリング
されたデータと入力端子１に入力されるデータの位相を
比較して両者の立ち上がりのエツジの位相が一致するよ
うにサンプリングクロックの周波数を変化させる位相同
期ループを構成している。ここで、位相比較器４の一方
の入力端子に加えられる信号はサンプリングされる前の
データであり、他方の入力端子に加えられるデータはサ
ンプリングされたデータであるが、実際のサンプリング
には時間要素を含むことから時間差を生じることになる
。そこで、この時間差を補正するために、遅延回路２を
挿入している。なお、この遅延回路２としては、フリッ
プフロップ３の出力遅延時間よりも大きくかつ）Σ信側
のクロック周期Ｔよりも小さな遅延時間が設定Ｃきるも
のを用いればよい。
このようにしてサンプリンクされるデータの立ち上がり
エツジと送信側から入力されるデータの立ち上がりエツ
ジとは一致して両省は全（同一の波形になり、しかもサ
ンプリングクロックの周期Ｔ′は送信側のクロック周期
Ｔと等しくなる。
エツジと送信側から入力されるデータの立ち上がりエツ
ジとは一致して両省は全（同一の波形になり、しかもサ
ンプリングクロックの周期Ｔ′は送信側のクロック周期
Ｔと等しくなる。
なお、上記実施例では、立ち七がり−［ツジについて説
明したが、立ち下がりエツジについても適用できる。
明したが、立ち下がりエツジについても適用できる。
第２図は立ち下がりエツジからもクロックを抽出するよ
うに構成された回路の一例を示すブロック図であり、第
１図と同一部分には同一符号を付けている。第２図にお
いて、１０は４と同様な位相比較器であ、す、一方の入
力端子には反転回路１１を介して遅□延回路２の出力信
号が加えられ、他方の入力端子には反転回路１２を介し
てフリップフロップ３の出力信号が加えられている。こ
、れら位相比較器４，１０の位相進み出力信号は負論理
オアゲート１３を介してチャージポンプ回路５の一方の
入力端子に加えられ、位相遅れ出力信号は負論理オアゲ
ート１４を介してチャージポンプ回ｎ５の他方の入力端
子に加えられでいる。このように構成することにより、
立ち上がりエツジだけではなく立ち下がりエツジからも
クロックが抽出されることになり、より正確にクロック
を抽出することができる。
うに構成された回路の一例を示すブロック図であり、第
１図と同一部分には同一符号を付けている。第２図にお
いて、１０は４と同様な位相比較器であ、す、一方の入
力端子には反転回路１１を介して遅□延回路２の出力信
号が加えられ、他方の入力端子には反転回路１２を介し
てフリップフロップ３の出力信号が加えられている。こ
、れら位相比較器４，１０の位相進み出力信号は負論理
オアゲート１３を介してチャージポンプ回路５の一方の
入力端子に加えられ、位相遅れ出力信号は負論理オアゲ
ート１４を介してチャージポンプ回ｎ５の他方の入力端
子に加えられでいる。このように構成することにより、
立ち上がりエツジだけではなく立ち下がりエツジからも
クロックが抽出されることになり、より正確にクロック
を抽出することができる。
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な回
路構成で、受信したＮＲＺデータからクロックが抽出で
き、さらに、そのクロックと同期した完全なＮＲＺデー
タが再生できるノンリターンゼロデータ受信回路が実現
でき、実用上の効果は大きい。
路構成で、受信したＮＲＺデータからクロックが抽出で
き、さらに、そのクロックと同期した完全なＮＲＺデー
タが再生できるノンリターンゼロデータ受信回路が実現
でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図、第３図は２進２
値の同じデジタルデータをＲ７およびＮＲＺで表わした
波形説明図である。 １・・・入力端子、２・・・遅延回路、３・・・フリッ
プフロップ、４．１０・・・位相比較器、５・・・チャ
ージポンプ回路、６・・・平滑回路、７・・・電圧制御
発振器、８・・・再生ＮＲＺデータ出力端子、９・・・
抽出クロック出力端子、１１．１２・・・反転回路、１
３．１４・・・負論理オアゲート。 第１図 第２図 第３区
本発明の他の実施例を示すブロック図、第３図は２進２
値の同じデジタルデータをＲ７およびＮＲＺで表わした
波形説明図である。 １・・・入力端子、２・・・遅延回路、３・・・フリッ
プフロップ、４．１０・・・位相比較器、５・・・チャ
ージポンプ回路、６・・・平滑回路、７・・・電圧制御
発振器、８・・・再生ＮＲＺデータ出力端子、９・・・
抽出クロック出力端子、１１．１２・・・反転回路、１
３．１４・・・負論理オアゲート。 第１図 第２図 第３区
Claims (1)
- 入力されるノンリターンゼロデータをサンプリングする
フリップフロップと、このフリップフロップに加えられ
るノンリターンゼロデータの一部を少なくともフリップ
フロップの出力信号の遅延に応じた時間だけ遅延させる
遅延回路と、これらフリップフロップと遅延回路の出力
信号の位相を比較する位相比較器と、この位相比較器の
出力信号を平滑する平滑回路と、この平滑回路の出力信
号に応じて発振周波数が制御されその出力信号が前記フ
リップフロップにサンプリングクロックとして加えられ
る電圧制御発振器とで構成されたことを特徴とするノン
リターンゼロデータ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073701A JPS62230242A (ja) | 1986-03-31 | 1986-03-31 | ノンリタ−ンゼロデ−タ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073701A JPS62230242A (ja) | 1986-03-31 | 1986-03-31 | ノンリタ−ンゼロデ−タ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62230242A true JPS62230242A (ja) | 1987-10-08 |
Family
ID=13525781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073701A Pending JPS62230242A (ja) | 1986-03-31 | 1986-03-31 | ノンリタ−ンゼロデ−タ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62230242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221738A (ja) * | 1988-05-12 | 1990-01-24 | Digital Equip Corp <Dec> | 位相ロック・ループ |
| JPH0575589A (ja) * | 1990-05-11 | 1993-03-26 | Electron & Telecommun Res Inst | ビツト周期のためのアナログ及びデイジタル位相検出器 |
-
1986
- 1986-03-31 JP JP61073701A patent/JPS62230242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221738A (ja) * | 1988-05-12 | 1990-01-24 | Digital Equip Corp <Dec> | 位相ロック・ループ |
| JPH0575589A (ja) * | 1990-05-11 | 1993-03-26 | Electron & Telecommun Res Inst | ビツト周期のためのアナログ及びデイジタル位相検出器 |
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