JPS63104525A - デイジタル変復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル変復調回路、さらに詳しく云えば
、２値のＮＲＺ符号をパイフェイズ・マークへ変換する
変調回路と該バイフェイズ・マークを受信してこれをＮ
ＲＺ符号へ復調する復調回路とを具備するディジタル変
復調回路に関する。

〔従来の技術〕

従来の技術としては、バイフェーズ・マークの復調回路
にクロック再生用として、伝送のボー・レイトを知るた
めワンショット・マルチバイブレータを用いる方法が主
であった。このようなワンショット・マルチバイブレー
タではタイミング設定上、ＣＲ等のアナログ回路部品が
必要である。

〔発明が解決しようとする問題点〕

従来のこの種の回路は、ワンショットマルチバイブレー
タを用いて、バイフェーズ°マークを復調していたため
、伝送速度を固定する必要があシ、またアナログ要素を
含むため小形化するにはコスト高になるなどの問題があ
った。本発明は、すべての回路をディジタル要素で構成
し、小型化低コスト化を図ろうとするものである。

〔問題点を解決するための手段〕

本発明によれば、上記の問題点は、入力クロックと、該
入力クロックに同期したＮＲＺ符号とを入力し、これを
バイフェーズ・マークへ変換する変調回路と、該バイフ
ェーズ・マークと上記入力クロックの複数倍の周波数を
もつマスタクロックとを入力し、これから前記ＮＲＺ符
号へ復調する復調回路と、を具備するディジタル変復調
回路によって解決される。

〔実施例〕

以下、本発明の実施例を図面について説明する。

第１図は本発明のディジタル変復調回路に使用する変調
回路の一例の回路図、第２図は本発明のディジタル変復
調回路に使用する復調回路の一例の回路図、第３図は第
１図の変調回路および第２図の復調回路の要部における
信号波形図である。

第１図の変調回路（バイフェーズ・マーク変換回路）に
おいて、１１．１３．１４はそれぞれＤ形フリップフロ
ップ、１２　、１５はそれぞれエクスクル−シブオア回
路、１６はＮＲＺ信号の入力端子、１７はクロック入力
端子、１８はバイフェーズ・マーク出力端子である。

また、８２図の復調回路において、２１　、２３はそれ
ぞれＤ形フリップフロップ、２２はエクスクル−シブオ
ア回路、冴は複数段例えば１１段のシフトレジスタ、５
はバイ７エーズ・マーク入力端子、訪は第１図における
入力クロックの複数倍の周期、例えば１６倍周期のマス
ククロック入力端子、ｎはクロック出力端子、田はＮＲ
Ｚ信号の出力端子である。

第１図の変調回路において、フリップ７０ツブ１１は入
力クロックの逆相で入力ＮＲＺをデータとして読み込み
、その出力Ｑはエクスクル−シブオア回路１２の一方の
入力となる。エクスクル−シブオア回路球の出力はＤ形
７リツブフロツプ１３のデータとなシ、該り形フリップ
フロップ１３は、入力クロックで該データを取り込む。

フリップ７０ツブ１３のＱ出力は、エクスクル−シブオ
ア回路校の他方の入力となる。Ｄ形フリップフロップ１
４は入力クロックと逆相のクロックをクロックとして入
力し、そのＱ出力をデータとする。Ｄ形７リツプ７０ツ
フ１３のＱ出力とＤ形フリップフロップ１４のＱ−り信
号となる。

第１図の変調回路において、そのフリップフロップ１１
により入カクロック（５ＣＬＫ　）と入力ＮＲＺ（ＳＤ
）の位相を半クロツク分ずらす。フリップ７０ツブ１４
は入力クロック（５ＣＬＫ　）を２分周する。

エクスクル−シブオア回路νとＤ形フリップフロップ１
３により、ｏ形フリップフロップ１３のＱ出力へは、前
回と今回のデータの比較結果が出力され、同じであれば
ローが異なればハイが出力される。

この結果とフリップフロップ１４のＱ出力をそれぞれエ
クスクル−シブオア回路１５に入力することで、入力Ｎ
ＲＺがハイのときには（１，０）、（０，１）またロー
のときには（０，０）、（１，１）となるバイフェース
・マークに変調される。

ここに、パイフェース・マークとは、周波数変調（ＦＭ
）の一種で、信号がハイのとき（１，０）。

（０，１）、ローのとき（１，ｉ）、（ｏ、　ｏ）を対
応させることで、ハイが２ｆ、ローがｆになる変調方式
第２図は本発明におけるパイフェース・マーク復調回路
で、該回路においてＤ形りリップ７０ツブ２１は、１１
段シフトレジスタ冴のＱ出力をクロックとし、バイフェ
ーズ・マーク信号をデータとし、そのＱ出力はエクスク
ル−シブオア回路２２の一入力となシ、パイフェース・
マーク信号が同じくエクスクル−シブオア回路ｎの他方
の入力となる。

このエクスクル−シブオア回路２２の出力は、１１段シ
フトレジスタ冴の初段のデータとなシ、ソのクロックと
しては外部より端子部を経て１６倍周波のマスタクロッ
クを入れる。Ｄ形フリップフロップｎは、エクスクル−
シブオア回路２２の出力をデータとし、シフトレジスタ
冴のＱ出力をクロックとし、そしてその百出力は入力バ
イフェーズ・マークに対応するＮＲＺ符号となる 第２図の受信回路において、上記のように入力端子５か
ら入力するバイ７エーズ・マークとフリップフロップ２
１のＱ出力とをエクスクル−シブオア回路ｎで比較し、
同じであればフリップフロップｎのＱ出力はハイとなシ
、逆に異っていればローとなる。１１段シフトレジスタ
冴はタイミング抽出を行ない、最小ビットの３７２倍の
ディレィをっ＜夛、エクスクル−シブオア回路器で比較
するタイミングを決める働きをする。

なお、第１図および第２図の回路において、原則として
、各フリップフロップは、そのＲ端子をＶＣＣに固定す
ることで、クロックの立ち上シ（イネーブル・アクティ
ブの場合は立ち下シ）でデータをＱ出力へ送シ出す（Ｑ
出力には逆相の信号を出す）よう利用している。

第３図は、第１図の変調回路および第２図の復調回路と
を、それぞれ端子１８および部を接続することによυ結
合した場合の要部における信号波形図である。

図において、ａは入力端子１６に入力するデータ（ＮＲ
Ｚ）の、ｂは入力端子１７に入力するクロックの、Ｃは
フリップフロップ１３のＱ出力の、ｄはフリップフロッ
プ１４のＱ出力の、ｅはエクスクル−シブオア回路１５
の出力すなわち出力端子１８の出力の、それぞれにおけ
る信号波形である。ｅはまた第１図の変調回路によって
上記のようにして得られたバイフェーズ・マーク信号の
波形である。

この波形ｅの信号は、第２図の入力端子５に入力する信
号ｆの波形として再現して示す。なおｇはフリップフロ
ップ２１のＱ出力の、ｂはエクスクル−シブオア回路２
２の出力の、ｉはフリップフロップ器の百出力すなわち
出力端子あよりの出力の、それぞれの信号波形を示すも
のである。上記の波形ｉは、第１図の入力端子１６に入
力する入力信号波形（ＮＲＺ）と一致する。

第４図は、本発明によるディジタル変復調回路を中心と
して元リンク、ディジタルＰＬＬ回路と組合せてディジ
タル元リンクを構成した一例のブロック図である。

図において、１６．１７．１８および２５．２７．２８
等の数字は、第１図および第２図と同じものを示し、３
１は第１図のパイフェース・マーク変調回路を、３２は
第２図のパイフェース・マーク復調回路を、父はディジ
タルＰＬＬを、あはＤ形フリップ７０ツブを示す。

入力端子１６から入力するＮＲＺ信号は端子１７から入
力するクロックによって、前述の通シ、パイフェース・
マーク変調回路３１においてバイフェースマークに変換
されて出力端子１８より元すンク関に入力する。このパ
イフェース・マーク信号は光信号に変換されて、さらに
元リンク３９を経て原信号（パイフェース・マーク信号
）に復元されて入力端子５に入力し、パイフェース・マ
ーク復調回路３２において、原信号（ＮＲＺ）に復元し
て出力端子路から出力させるとともにパイフェース・マ
ークは自己同期形の符号であるため、復調と同時にクロ
ック成分を抽出でき、このクロックを出力端子笈から出
力する。

この抽出クロックを復調回路３２で用いたサンプリング
クロックを用いて動作するＤＰＬＬ３４を通すことでジ
ッタを取り除き、その出力クロックをＤ形フリップ７０
ツブあのクロック端子に入力させ、端子路よりの出力デ
ータをデータ端子に入力させるととくより再生データの
ジッタを落すことができるものである。

ＮＲＺ信号を変調回路を通してパイフェース・マーク信
号に変換することにより光リンクでは信号の直流成分が
なくな９（デユーティ比が５０％）回路構成が簡単とな
る。

第４図の構成では、変復調回路もＤ−ＰＬＬも論理ゲー
トを用いて構成できるので、容易に集積回路化すること
ができ、従来のモデムの機能であったタイミング抽出、
ジッタ抑制等の働きを集積回路ひとつを付加することで
モジュール内に取り込むことができ、高付加価値化でき
る。

〔発明の効果〕

以上説明したように、本発明による変復調回路は簡単な
構成のディジタル回路であるから、光通信などの分野で
、特に多段伝送が要求されるＬＡＮやシーケンサなどの
分野ではＰＬＬ回路と合せ用いることにより３Ｒ機能を
容易に実現できる効果がある。

ここに、３Ｒ機能とは、データ伝送の際の■　波形整形
（Ｒａｓｈａｐｉｎｇ　）■　波形再生（ＲｅｇａｎＱ
ｒａｔｌｎｇ　）■　タイミング抽出（Ｒｅｔｉｍｉｎ
ｇ　）を言う。従来、■および■の機能はすべてのモジ
ュールが持っているものであるが、タイミング抽出に自
己同期型の符号（符号化の際にクロック成分をデータに
含ませる）を用いることで可能となる。

【図面の簡単な説明】

第１図は本発明のディジタル変復調回路に使用する変調
回路の回路図、 第２図は本発明のディジタル変復調回路に使用する復調
回路の回路図、 第３図は第１図の変調回路および第２図の復調回路の要
部における信号波形図、 第４図は本発明ディジタル変復調回路により元リンクを
構成・した例のブロック図である。 １１４ｈ１３　、１４　、２１　、２３−３５・・・フ
リップ７０ツブ１２　、１５　、２２・・・エクスクル
−シブ°オア回路あ・・・Ｄ　−ＰＬＬ 特許出願人　住友電気工業株式会社 代理人弁理士　玉　蟲　　久　五　部 代　　々 にべ 　　Ｒ Ｅ −＼二。

Claims (3)

【特許請求の範囲】
1. （１）入力クロックと、該入力クロックに同期したＮＲ
   Ｚ符号とを入力し、これをバイフェースマークへ変換す
   る変調回路と、 該バイフェイズマークと、上記入力クロックの複数倍の
   周波数をもつマスタクロックとを入力し、これから前記
   ＮＲＺ符号へ復調する復調回路と、を具備することを特
   徴とするディジタル変復調回路。
2. （２）上記の変調回路は、 前記入力クロックと該入力クロックに同期したＮＲＺ符
   号を入力とし、該ＮＲＺ符号をデータに、上記同期した
   入力クロックの逆相のものを入力クロックとするＤ形フ
   リップフロップ（１１）と、該Ｄ形フリップフロップ（
   １１）のＤ出力を１方の入力とし、その出力を他のＤ形
   フリップフロップ（１３）のデータ端子に入力させ、上
   記入力クロックを該Ｄ形フリップフロップ（１３）のク
   ロック端子に入力させ、該フリップフロップ（１３）の
   Ｑ出力を他方の入力とするエクスクルーシブオア回路（
   １２）と、上記入力クロックを２分周し、２分周出力を
   Ｑ出力として出力するＤ形フリップフロップ（１４）と
   、上記エクスクルーシブオア回路（１２）の出力をデー
   タ端子に入力する上記Ｄ形フリップフロップ（１３）と
   入力クロックの２分周出力を出力するＤ形フリップフロ
   ップ（１４）のそれぞれのＱ出力を入力とするエクスク
   ルーシブオア回路（１５）と を具備するものであることを特徴とする特許請求の範囲
   第１項記載のディジタル変復調回路。
3. （３）上記の復調回路は、２個のＤ形フリップフロップ
   （２１、２３）と、エクスクルーシブオア回路（２２）
   と１１段シフトレジスタ（２４）とを有し、バイフェー
   ズ・マーク信号と該バイフェーズ・マーク信号に同期す
   るクロックの１６倍の周波数を有するマスタクロックと
   を入力とし、 バイフェイズ・マーク信号は初段のＤ形フリップフロッ
   プ（２１）のデータ端子と上記エクスクルーシブオア回
   路（２２）の一方の入力となり、また上記エクスクルー
   シブオア回路（２２）の他方の入力として上記初段のＤ
   形フリップフロップ（２１）のＱ出力を与え、上記エク
   スクルーシブオア回路（２２）の出力を上記１１段シフ
   トレジスタ（２４）にデータとして与え、上記マスタク
   ロックを上記１１段シフトレジスタ（２Ａ）のクロック
   として与え、そのＱ出力としてタイミングを抽出し、上
   記エクスクルーシブオア回路（２２）の出力より上記タ
   イミングによりＮＲＺの復調出力を取り出すものである
   ことを特徴とする特許請求の範囲第１項記載のディジタ
   ル変復調回路。