JP2818432B2 - 信号伝送方式 - Google Patents
信号伝送方式Info
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- JP2818432B2 JP2818432B2 JP1058716A JP5871689A JP2818432B2 JP 2818432 B2 JP2818432 B2 JP 2818432B2 JP 1058716 A JP1058716 A JP 1058716A JP 5871689 A JP5871689 A JP 5871689A JP 2818432 B2 JP2818432 B2 JP 2818432B2
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- signal
- clock
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- frame
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号伝送方式に関し、特にディジタル伝送に
最適な信号伝送方式に関する。
最適な信号伝送方式に関する。
第５図は従来の信号伝送方式の一例を示すブロック
図、第６図は第５図に示した従来例におけるデータ，ク
ロックおよびフレームの位相関係の一例を示すタイミン
グチャートである。
図、第６図は第５図に示した従来例におけるデータ，ク
ロックおよびフレームの位相関係の一例を示すタイミン
グチャートである。
データ，クロック，フレームは第６図に示すタイミン
グでそれぞれ送信部６に入力され、ドライバ60,61,62を
通り伝送路80,81,82に出力される。そして、伝送路80,8
1,82からのデータ，クロック，フレーム入力は受信部７
のレシーバ70,71,72をそれぞれ通り受信部７において処
理される。
グでそれぞれ送信部６に入力され、ドライバ60,61,62を
通り伝送路80,81,82に出力される。そして、伝送路80,8
1,82からのデータ，クロック，フレーム入力は受信部７
のレシーバ70,71,72をそれぞれ通り受信部７において処
理される。
この従来の信号伝送方式では、データ，クロックおよ
びフレームをそれぞれ伝送する３本の伝送路が必要であ
り、伝送路のケーブル長が長くなると送信部および受信
部の部品の特性のばらつきやケーブル長の差によりクロ
ックとデータとフレームとの位相がずれることがあり、
確実に伝送されない。また、ドライバおよびレシーバも
３本分必要であり、経済性も劣るという問題点があっ
た。
びフレームをそれぞれ伝送する３本の伝送路が必要であ
り、伝送路のケーブル長が長くなると送信部および受信
部の部品の特性のばらつきやケーブル長の差によりクロ
ックとデータとフレームとの位相がずれることがあり、
確実に伝送されない。また、ドライバおよびレシーバも
３本分必要であり、経済性も劣るという問題点があっ
た。
本発明によれば、データ，クロックおよびフレームの
３つの情報を１つの信号線上に含む符号形式に変換する
符号化回路およびこの符号化回路の出力を伝送路に送信
するドライバから構成される送信部と、前記伝送路から
の信号を受信するレシーバおよびこのレシーバの出力か
ら前記データ，クロック，フレームを抽出して３本の信
号線に分離出力する復号化回路から構成される受信部と
を備え、前記符号化回路は前記データをリタイミングす
るためのフリップフロップと，論理値が‘0'のときの信
号パターンＡを出力する第１のパターン発生器と，論理
値が‘1'のときの信号パターンＢを出力する第２のパタ
ーン発生器と，前記信号パターンＡと前記信号パターン
Ｂの中からいずれか１つのパターン信号を選択するセレ
クタとを備え、前記復号化回路は入力信号からクロック
成分を抽出して各種タイミングを発生するクロック整形
部と，データを抽出するための第１のフリップフロップ
と，それぞれ第1,第２のフレームを抽出するための第2,
第３のフリップフロップと，排他的否定論理和ゲートと
を備え、前記クロック整形部は前記入力信号の立上がり
に同期した抽出クロックと前記データ抽出のための第１
のクロックパルスと前記第1,第２のフレームをそれぞれ
抽出するための第2,第３のクロックパルスを発生するこ
とを特徴とする信号伝送方式が得られる。
３つの情報を１つの信号線上に含む符号形式に変換する
符号化回路およびこの符号化回路の出力を伝送路に送信
するドライバから構成される送信部と、前記伝送路から
の信号を受信するレシーバおよびこのレシーバの出力か
ら前記データ，クロック，フレームを抽出して３本の信
号線に分離出力する復号化回路から構成される受信部と
を備え、前記符号化回路は前記データをリタイミングす
るためのフリップフロップと，論理値が‘0'のときの信
号パターンＡを出力する第１のパターン発生器と，論理
値が‘1'のときの信号パターンＢを出力する第２のパタ
ーン発生器と，前記信号パターンＡと前記信号パターン
Ｂの中からいずれか１つのパターン信号を選択するセレ
クタとを備え、前記復号化回路は入力信号からクロック
成分を抽出して各種タイミングを発生するクロック整形
部と，データを抽出するための第１のフリップフロップ
と，それぞれ第1,第２のフレームを抽出するための第2,
第３のフリップフロップと，排他的否定論理和ゲートと
を備え、前記クロック整形部は前記入力信号の立上がり
に同期した抽出クロックと前記データ抽出のための第１
のクロックパルスと前記第1,第２のフレームをそれぞれ
抽出するための第2,第３のクロックパルスを発生するこ
とを特徴とする信号伝送方式が得られる。
次に、本発明について第１図乃至第４図を参照して説
明する。
明する。
第１図は本発明の信号伝送方式の一実施例を示すブロ
ック図であり、データ，クロックおよびフレームの３つ
の情報は送信部における符号化回路（CDR）１で１本の
信号線上の符号に変換され、ドライバ（DRV）２を通り
伝送路５に出力される。一方、受信部においては伝送路
５からの受信信号はレシーバ（RCV）３を通り復号化回
路（DCR）４に入力されてDCR4はデータ，クロックおよ
びフレームを抽出する。
ック図であり、データ，クロックおよびフレームの３つ
の情報は送信部における符号化回路（CDR）１で１本の
信号線上の符号に変換され、ドライバ（DRV）２を通り
伝送路５に出力される。一方、受信部においては伝送路
５からの受信信号はレシーバ（RCV）３を通り復号化回
路（DCR）４に入力されてDCR4はデータ，クロックおよ
びフレームを抽出する。
第２図，第３図はそれぞれ第１図における符号化回
路，復号化回路の一例を示す回路ブロック図、第４図は
第３図における各部信号の位相関係の一例を示すタイミ
ングチャートである。
路，復号化回路の一例を示す回路ブロック図、第４図は
第３図における各部信号の位相関係の一例を示すタイミ
ングチャートである。
第２図を参照すると、本実施例におけるCDR1は、デー
タをリタイミングするためのフリップフロップ（FF）10
と、論理値が‘0'のときの信号パターンＡを出力するパ
ターン発生器（PGA）11と、論理値が‘1'のときの信号
パターンＢを出力するパターン発生器（PGB）12と、論
理値‘0'の信号パターンＡと論理値‘1'の信号パターン
Ｂとフレームパターンの中からいずれか１つの信号を選
択するセレクタ（SEL）13とを備え、データはFF10にお
いてクロックによりリタイミングされてSEL13のセレク
ト入力となる。フレームはSEL13のもう１つのセレクト
入力となる。SEL13のデータ入力としてPGA11からの信号
パターンＡと、PGB12からの信号パターンＢと、アース
（０電位‘L'レベル）が入力される。フレーム信号が
‘0'でFF10の出力が‘0'の場合は信号パターンＡを選択
し、フレーム信号が‘0'でFF10の出力が‘1'の場合は信
号パターンＢを選択する。また、フレーム信号が‘1'で
ある場合、出力にはアース（‘L'レベル）が出力され
る。
タをリタイミングするためのフリップフロップ（FF）10
と、論理値が‘0'のときの信号パターンＡを出力するパ
ターン発生器（PGA）11と、論理値が‘1'のときの信号
パターンＢを出力するパターン発生器（PGB）12と、論
理値‘0'の信号パターンＡと論理値‘1'の信号パターン
Ｂとフレームパターンの中からいずれか１つの信号を選
択するセレクタ（SEL）13とを備え、データはFF10にお
いてクロックによりリタイミングされてSEL13のセレク
ト入力となる。フレームはSEL13のもう１つのセレクト
入力となる。SEL13のデータ入力としてPGA11からの信号
パターンＡと、PGB12からの信号パターンＢと、アース
（０電位‘L'レベル）が入力される。フレーム信号が
‘0'でFF10の出力が‘0'の場合は信号パターンＡを選択
し、フレーム信号が‘0'でFF10の出力が‘1'の場合は信
号パターンＢを選択する。また、フレーム信号が‘1'で
ある場合、出力にはアース（‘L'レベル）が出力され
る。
第３図を参照すると、本実施例のDCR4は、入力信号か
らクロック成分を抽出して各種タイミングを発生するPL
O（位相同期発振器）を内蔵したクロック整形部（CFM）
41と、データを抽出するためのFF40と、フレームを抽出
するための２個のFF42,43と、排他的否定論理和ゲート
（GAT）44とを備え、第１図に示したRCV3の出力信号はF
F40,42,43およびCFM41に入力される。CFM41では入力信
号の立上がりに同期した抽出クロック（CLK）とデータ
抽出のためのクロックパルス（CKD）およびフレーム抽
出のためのクロックパルス（CLF1,CLF2）を発生する。
第４図を参照すると、FF40に入力されるCLDは各タイミ
ングポイントb,e,h,k,n,q,t,wで立ち上がるような信号
である。またFF42に入力されるCLF1は各タイミングポイ
ントc,f,i,l,o,r,u,xで立ち上がるような信号である。
さらにFF43に入力されるCLF2は各タイミングポイントa,
d,g,j,m,p,s,vで立ち上がるような信号である。今、各
タイミングポイントb,e,h,k,n,q,t,wでの信号レベルを
見ると、‘0',‘1',‘1',‘0',‘0',‘0',‘0',‘1'と
なって論理値と一致しており、FF40の出力データとして
この値が出力される。ただしフレームビットＦは意味を
持たず無条件に‘0'とする。
らクロック成分を抽出して各種タイミングを発生するPL
O（位相同期発振器）を内蔵したクロック整形部（CFM）
41と、データを抽出するためのFF40と、フレームを抽出
するための２個のFF42,43と、排他的否定論理和ゲート
（GAT）44とを備え、第１図に示したRCV3の出力信号はF
F40,42,43およびCFM41に入力される。CFM41では入力信
号の立上がりに同期した抽出クロック（CLK）とデータ
抽出のためのクロックパルス（CKD）およびフレーム抽
出のためのクロックパルス（CLF1,CLF2）を発生する。
第４図を参照すると、FF40に入力されるCLDは各タイミ
ングポイントb,e,h,k,n,q,t,wで立ち上がるような信号
である。またFF42に入力されるCLF1は各タイミングポイ
ントc,f,i,l,o,r,u,xで立ち上がるような信号である。
さらにFF43に入力されるCLF2は各タイミングポイントa,
d,g,j,m,p,s,vで立ち上がるような信号である。今、各
タイミングポイントb,e,h,k,n,q,t,wでの信号レベルを
見ると、‘0',‘1',‘1',‘0',‘0',‘0',‘0',‘1'と
なって論理値と一致しており、FF40の出力データとして
この値が出力される。ただしフレームビットＦは意味を
持たず無条件に‘0'とする。
通常、FF42の出力は‘0'であり、FF43の出力は‘1'で
あるため、GAT44の出力は‘0'であるが、フレームビッ
トＦの時はFF43の出力は‘0'となる（タイミングポイン
トｍ）。従ってGAT44の出力は‘1'となる。
あるため、GAT44の出力は‘0'であるが、フレームビッ
トＦの時はFF43の出力は‘0'となる（タイミングポイン
トｍ）。従ってGAT44の出力は‘1'となる。
以上説明したように本発明は、データ，クロックおよ
びフレームの３つの情報を１つの信号線上に含む符号形
式に変換する符号化回路およびこの符号化回路の出力を
伝送路に送信するドライバから構成される送信部と、伝
送路からの信号を受信するレシーバとこのレシーバの出
力からデータ，クロック，フレームを抽出して３本の信
号線に分離出力する復号化回路から構成される受信部と
を備え、上記符号化回路はデータをリタイミングするた
めのフリップフロップと，論理値が‘0'のときの信号パ
ターンＡを出力する第１のパターン発生器と，論理値が
‘1'のときの信号パターンＢを出力する第２のパターン
発生器と，信号パターンＡと信号パターンＢとの中から
いずれか１つのパターン信号を選択するセレクタとを備
え、復号化回路は入力信号からクロック成分を抽出して
各種タイミングを発生するクロック整形部と，データを
抽出するための第１のフリップフロップと，それぞれ第
1,第２のフレームを抽出するための第2,第３のフリップ
フロップと，排他的否定論理和ゲートとを備え、クロッ
ク整形部は入力信号の立上がりに同期した抽出クロック
とデータ抽出のための第１のクロックパルスと第1,第２
のフレームをそれぞれ抽出するための第2,第３のクロッ
クパルスを発生することにより、送信部，受信部の部品
の特性やケーブル長等による各信号の位相のばらつきは
発生しないので、確実なディジタル伝送が可能になると
いう効果を有する。また、伝送ケーブルが長い場合でも
１本のケーブルで済むので、経済性にも優れるという効
果を有する。
びフレームの３つの情報を１つの信号線上に含む符号形
式に変換する符号化回路およびこの符号化回路の出力を
伝送路に送信するドライバから構成される送信部と、伝
送路からの信号を受信するレシーバとこのレシーバの出
力からデータ，クロック，フレームを抽出して３本の信
号線に分離出力する復号化回路から構成される受信部と
を備え、上記符号化回路はデータをリタイミングするた
めのフリップフロップと，論理値が‘0'のときの信号パ
ターンＡを出力する第１のパターン発生器と，論理値が
‘1'のときの信号パターンＢを出力する第２のパターン
発生器と，信号パターンＡと信号パターンＢとの中から
いずれか１つのパターン信号を選択するセレクタとを備
え、復号化回路は入力信号からクロック成分を抽出して
各種タイミングを発生するクロック整形部と，データを
抽出するための第１のフリップフロップと，それぞれ第
1,第２のフレームを抽出するための第2,第３のフリップ
フロップと，排他的否定論理和ゲートとを備え、クロッ
ク整形部は入力信号の立上がりに同期した抽出クロック
とデータ抽出のための第１のクロックパルスと第1,第２
のフレームをそれぞれ抽出するための第2,第３のクロッ
クパルスを発生することにより、送信部，受信部の部品
の特性やケーブル長等による各信号の位相のばらつきは
発生しないので、確実なディジタル伝送が可能になると
いう効果を有する。また、伝送ケーブルが長い場合でも
１本のケーブルで済むので、経済性にも優れるという効
果を有する。
第１図は本発明の信号伝送方式の一実施例を示すブロッ
ク図、第２図は第１図における符号化回路の一例を示す
回路ブロック図、第３図は第１図における信号化回路の
一例を示す回路ブロック図、第４図は第３図における各
部信号の位相関係の一例を示すタイミングチャート、第
５図は従来の信号伝送方式の一例を示すブロック図、第
６図は第５図に示した従来例におけるデータ，クロック
およびフレームの位相関係の一例を示すタイミングチャ
ートである。 １……符号化回路（CDR）、２……ドライバ（DRV）、３
……レシーバ（RCV）、４……復号化回路（DCR）、10,4
0,42,43……フリップフロップ（FF）、11,12……パター
ン発生器（PGA,PGB）、13……セレクタ（SEL）、14……
クロック整形部（CFM）、44……排他的否定論理和ゲー
ト（GAT）。
ク図、第２図は第１図における符号化回路の一例を示す
回路ブロック図、第３図は第１図における信号化回路の
一例を示す回路ブロック図、第４図は第３図における各
部信号の位相関係の一例を示すタイミングチャート、第
５図は従来の信号伝送方式の一例を示すブロック図、第
６図は第５図に示した従来例におけるデータ，クロック
およびフレームの位相関係の一例を示すタイミングチャ
ートである。 １……符号化回路（CDR）、２……ドライバ（DRV）、３
……レシーバ（RCV）、４……復号化回路（DCR）、10,4
0,42,43……フリップフロップ（FF）、11,12……パター
ン発生器（PGA,PGB）、13……セレクタ（SEL）、14……
クロック整形部（CFM）、44……排他的否定論理和ゲー
ト（GAT）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00
Claims (1)
- 【請求項１】データ，クロックおよびフレームの３つの
情報を１つの信号線上に含む符号形式に変換する符号化
回路およびこの符号化回路の出力を伝送路に送信するド
ライバから構成される送信部と、前記伝送路からの信号
を受信するレシーバおよびこのレシーバの出力から前記
データ，クロック，フレームを抽出して３本の信号線に
分離出力する復号化回路から構成される受信部とを備
え、前記符号化回路は前記データをリタイミングするた
めのフリップフロップと，論理値が‘0'のときの信号パ
ターンＡを出力する第１のパターン発生器と，論理値が
‘1'のときの信号パターンＢを出力する第２のパターン
発生器と，前記信号パターンＡと前記信号パターンＢの
中からいずれか１つのパターン信号を選択するセレクタ
とを備え、前記復号化回路は入力信号からクロック成分
を抽出して各種タイミングを発生するクロック整形部
と，データを抽出するための第１のフリップフロップ
と，それぞれ第1,第２のフレームを抽出するための第2,
第３のフリップフロップと，排他的否定論理和ゲートと
を備え、前記クロック整形部は前記入力信号の立上がり
に同期した抽出クロックと前記データ抽出のための第１
のクロックパルスと前記第1,第２のフレームをそれぞれ
抽出するための第2,第３のクロックパルスを発生するこ
とを特徴とする信号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058716A JP2818432B2 (ja) | 1989-03-10 | 1989-03-10 | 信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058716A JP2818432B2 (ja) | 1989-03-10 | 1989-03-10 | 信号伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237339A JPH02237339A (ja) | 1990-09-19 |
| JP2818432B2 true JP2818432B2 (ja) | 1998-10-30 |
Family
ID=13092218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058716A Expired - Fee Related JP2818432B2 (ja) | 1989-03-10 | 1989-03-10 | 信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818432B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303663A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 光結合型絶縁回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2177455B1 (ja) * | 1972-01-07 | 1980-02-15 | Centre Nat Etd Spatiales |
-
1989
- 1989-03-10 JP JP1058716A patent/JP2818432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237339A (ja) | 1990-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |