JP3015680B2 - バイフェ−ズｂｐｓｋ信号の復号回路 - Google Patents
バイフェ−ズｂｐｓｋ信号の復号回路Info
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- JP3015680B2 JP3015680B2 JP6203731A JP20373194A JP3015680B2 JP 3015680 B2 JP3015680 B2 JP 3015680B2 JP 6203731 A JP6203731 A JP 6203731A JP 20373194 A JP20373194 A JP 20373194A JP 3015680 B2 JP3015680 B2 JP 3015680B2
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- Japan
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- signal
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- carrier
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＲＤＳ（Radio Data Sys
tem）におけるバイフェ−ズＢＰＳＫ信号の復号回路に
関する。
tem）におけるバイフェ−ズＢＰＳＫ信号の復号回路に
関する。
【０００２】
【従来の技術】ＦＭ放送にデータを周波数多重して送出
するＲＤＳ放送には、バイフェ−ズＢＰＳＫ信号が用い
られており、このバイフェ−ズＢＰＳＫ信号を復調する
とバイフェ−ズ信号が得られる。
するＲＤＳ放送には、バイフェ−ズＢＰＳＫ信号が用い
られており、このバイフェ−ズＢＰＳＫ信号を復調する
とバイフェ−ズ信号が得られる。
【０００３】このバイフェ−ズ信号は図３のように”
１”を”１０”で、”０”を”０１”で表すような信号
である。従来、バイフェ−ズＢＰＳＫ信号の復号回路の
一例として、図４のような回路が使用されている。即
ち、同図に於て、バイフェ−ズＢＰＳＫ信号がＢＰＳＫ
復調器1に入力され、ＢＰＳＫ復調器1からは図５(a)の
バイフェ−ズ信号が出力され、且つこのバイフェ−ズ信
号(a)からクロック再生回路2で図５(b)のクロックが再
生される。
１”を”１０”で、”０”を”０１”で表すような信号
である。従来、バイフェ−ズＢＰＳＫ信号の復号回路の
一例として、図４のような回路が使用されている。即
ち、同図に於て、バイフェ−ズＢＰＳＫ信号がＢＰＳＫ
復調器1に入力され、ＢＰＳＫ復調器1からは図５(a)の
バイフェ−ズ信号が出力され、且つこのバイフェ−ズ信
号(a)からクロック再生回路2で図５(b)のクロックが再
生される。
【０００４】一方、ＢＰＳＫ復調器1から出力されたバ
イフェ−ズ信号(a)はペア判定回路3内のシフトレジスタ
31に順次入力される。また、クロック再生回路2で再生
されたクロックをペア判定回路3内の遅延回路37により
遅延させる。この遅延時間は図５(c)のようなクロック
の周期よりも短いものとする。この遅延回路37で遅延さ
れたクロックによりペア判定回路3内のシフトレジスタ3
1及び６進カウンタ38を動作させる。そして、シフトレ
ジスタ31に順次入力される前記バイフェ−ズ信号(a)の
連続する３つのハーフビットを２ビットずつ比較する。
そして、シフトレジスタ31内のハーフビットデータa0、
a1、a2のうち、a0とa1が同一ならばイクスクル−シブノ
アゲ−ト32の出力が１となり、且つ、a1とa2が異なって
いればイクスル−シブオアゲ−ト33の出力も１となり、
アンドゲート34の出力が１となる。これによりＲＳフリ
ップフロップ36がリセットされるので、このフリップフ
ロップの出力が０となり、a1とa2がペアであると判定さ
れ、このフリップフロップ36の出力によって切り換わる
選択器39により前記遅延回路37で遅延されたクロックを
カウントする６進カウンタ38のＬＳＢ出力が選択され
る。逆に、a0とa1が異なっていればイクスクル−シブノ
アゲ−ト32の出力が０となり、且つ、a1とa2が同一なら
ばイクスクル−シブオアゲ−ト33の出力も０となり、ノ
アゲート35の出力が１となる。これにより上記ＲＳフリ
ップフロップ36がセットされるので、このフリップフロ
ップの出力が１となり、a0とa1がペアであると判定さ
れ、前記選択器39で６進カウンタ38のＬＳＢ出力のイン
バータ30による反転出力が選択される。従って、ペアと
判定されたa0とa1のうち前半のハーフビットa0のときに
１となり、後半のハーフビットa1のときに０となる図５
(d)のようなペア判定出力が上記選択器39から出力され
ることになる。
イフェ−ズ信号(a)はペア判定回路3内のシフトレジスタ
31に順次入力される。また、クロック再生回路2で再生
されたクロックをペア判定回路3内の遅延回路37により
遅延させる。この遅延時間は図５(c)のようなクロック
の周期よりも短いものとする。この遅延回路37で遅延さ
れたクロックによりペア判定回路3内のシフトレジスタ3
1及び６進カウンタ38を動作させる。そして、シフトレ
ジスタ31に順次入力される前記バイフェ−ズ信号(a)の
連続する３つのハーフビットを２ビットずつ比較する。
そして、シフトレジスタ31内のハーフビットデータa0、
a1、a2のうち、a0とa1が同一ならばイクスクル−シブノ
アゲ−ト32の出力が１となり、且つ、a1とa2が異なって
いればイクスル−シブオアゲ−ト33の出力も１となり、
アンドゲート34の出力が１となる。これによりＲＳフリ
ップフロップ36がリセットされるので、このフリップフ
ロップの出力が０となり、a1とa2がペアであると判定さ
れ、このフリップフロップ36の出力によって切り換わる
選択器39により前記遅延回路37で遅延されたクロックを
カウントする６進カウンタ38のＬＳＢ出力が選択され
る。逆に、a0とa1が異なっていればイクスクル−シブノ
アゲ−ト32の出力が０となり、且つ、a1とa2が同一なら
ばイクスクル−シブオアゲ−ト33の出力も０となり、ノ
アゲート35の出力が１となる。これにより上記ＲＳフリ
ップフロップ36がセットされるので、このフリップフロ
ップの出力が１となり、a0とa1がペアであると判定さ
れ、前記選択器39で６進カウンタ38のＬＳＢ出力のイン
バータ30による反転出力が選択される。従って、ペアと
判定されたa0とa1のうち前半のハーフビットa0のときに
１となり、後半のハーフビットa1のときに０となる図５
(d)のようなペア判定出力が上記選択器39から出力され
ることになる。
【０００５】次に、ＢＰＳＫ復調器1から出力された前
記バイフェ−ズ信号(a)が積分回路4で積分される。この
時、前記クロック再生回路2の出力(b)と前記ペア判定回
路3の出力(d)を入力とするアンドゲート5の出力(e)が上
記積分回路4のリセット信号となり、また、前記クロッ
ク再生出力(b)と前記ペア判定回路3の出力(d)の反転信
号とを入力とするアンドゲート6の出力(f)が積分回路4
のストップ信号となって、積分回路4を制御する。その
結果、図５(g)に示されるようにＢＰＳＫ復調器1から出
力されたバイフェ−ズ信号(a)が”１０”ならば正方向
へ積分が行われ、”０１”ならば負方向へ積分が行われ
る。これにより積分回路4の出力が正ならばバイフェ−
ズ信号の符号は１で、出力が負ならばバイフェ−ズ信号
の符号は０と判定される訳である。
記バイフェ−ズ信号(a)が積分回路4で積分される。この
時、前記クロック再生回路2の出力(b)と前記ペア判定回
路3の出力(d)を入力とするアンドゲート5の出力(e)が上
記積分回路4のリセット信号となり、また、前記クロッ
ク再生出力(b)と前記ペア判定回路3の出力(d)の反転信
号とを入力とするアンドゲート6の出力(f)が積分回路4
のストップ信号となって、積分回路4を制御する。その
結果、図５(g)に示されるようにＢＰＳＫ復調器1から出
力されたバイフェ−ズ信号(a)が”１０”ならば正方向
へ積分が行われ、”０１”ならば負方向へ積分が行われ
る。これにより積分回路4の出力が正ならばバイフェ−
ズ信号の符号は１で、出力が負ならばバイフェ−ズ信号
の符号は０と判定される訳である。
【０００６】このように、積分回路を使用するバイフェ
−ズ信号の復号方法は図５の(h)に示すような直流ノイ
ズが乗っている復調データでも復号が可能であり、高い
ノイズ除去能力がある。
−ズ信号の復号方法は図５の(h)に示すような直流ノイ
ズが乗っている復調データでも復号が可能であり、高い
ノイズ除去能力がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような復号回路では、コンデンサの積分作用を利用して
いるため、大きな容量のコンデンサが必要となり、ＩＣ
化の妨げになるという問題があった。
ような復号回路では、コンデンサの積分作用を利用して
いるため、大きな容量のコンデンサが必要となり、ＩＣ
化の妨げになるという問題があった。
【０００８】そこで本発明は、上記の欠点に鑑み、コン
デンサを使用せず、しかもノイズに強いバイフェ−ズＢ
ＰＳＫ信号の復号回路を提供することを目的とする。
デンサを使用せず、しかもノイズに強いバイフェ−ズＢ
ＰＳＫ信号の復号回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によるバイフェ−
ズ信号の復号回路は、キャリア再生手段を含むＢＰＳＫ
復調手段と、前記ＢＰＳＫ復調手段の出力よりバイフェ
−ズ信号のハーフビットに対応するクロックを再生する
クロック再生手段と、前記クロック再生手段の出力のう
ちバイフェ−ズ信号のデータペアの一方のハーフビット
に対応するクロックを抽出するクロック抽出手段と、前
記クロック抽出手段のクロック出力より時間的に後の一
つのキャリアパルスを抽出するキャリア抽出手段と、こ
のキャリア抽出手段の出力を前記バイフェ−ズ信号のハ
ーフビット期間遅延させるキャリア遅延手段と、前記キ
ャリア抽出手段の出力と前記キャリア遅延手段の出力を
サンプリングクロックとして前記ＢＰＳＫ復調手段のバ
イフェ−ズ信号出力をＡＤ変換するＡＤ変換手段と、こ
のＡＤ変換手段の出力の時間的に前後する２個のデータ
値の引き算を行う減算手段とからなる。
ズ信号の復号回路は、キャリア再生手段を含むＢＰＳＫ
復調手段と、前記ＢＰＳＫ復調手段の出力よりバイフェ
−ズ信号のハーフビットに対応するクロックを再生する
クロック再生手段と、前記クロック再生手段の出力のう
ちバイフェ−ズ信号のデータペアの一方のハーフビット
に対応するクロックを抽出するクロック抽出手段と、前
記クロック抽出手段のクロック出力より時間的に後の一
つのキャリアパルスを抽出するキャリア抽出手段と、こ
のキャリア抽出手段の出力を前記バイフェ−ズ信号のハ
ーフビット期間遅延させるキャリア遅延手段と、前記キ
ャリア抽出手段の出力と前記キャリア遅延手段の出力を
サンプリングクロックとして前記ＢＰＳＫ復調手段のバ
イフェ−ズ信号出力をＡＤ変換するＡＤ変換手段と、こ
のＡＤ変換手段の出力の時間的に前後する２個のデータ
値の引き算を行う減算手段とからなる。
【００１０】
【作 用】本発明の上記構成によれば、ＡＤ変換手段の
サンプリングクロックとして選択された再生キャリアパ
ルスの位相がずれていて、ノイズが発生していたとして
も、その選択されたキャリアパルスをハーフビット期間
遅延させて発生させるサンプリングクロックの位相のず
れも、上記再生キャリアパルスのサンプリングクロック
の位相のずれと同じ量のずれとなって、同様のノイズを
発生するので、その両ノイズが上記減算手段で相殺され
除去されることになる。また、直流ノイズも同様に減算
手段で除去される。
サンプリングクロックとして選択された再生キャリアパ
ルスの位相がずれていて、ノイズが発生していたとして
も、その選択されたキャリアパルスをハーフビット期間
遅延させて発生させるサンプリングクロックの位相のず
れも、上記再生キャリアパルスのサンプリングクロック
の位相のずれと同じ量のずれとなって、同様のノイズを
発生するので、その両ノイズが上記減算手段で相殺され
除去されることになる。また、直流ノイズも同様に減算
手段で除去される。
【００１１】
【実施例】以下、図１を参照しながら、本発明の一実施
例について詳細に説明する。尚、図中の番号1〜3及び31
〜30は図６に示した従来例の同一番号とそれぞれ同じ構
成であるので、それらの説明は省略する。
例について詳細に説明する。尚、図中の番号1〜3及び31
〜30は図６に示した従来例の同一番号とそれぞれ同じ構
成であるので、それらの説明は省略する。
【００１２】図１に於て、バイフェ−ズＢＰＳＫ信号が
ＢＰＳＫ復調器1に入力され、ＢＰＳＫ復調器1からは図
２(a)のバイフェ−ズ信号が出力される。このバイフェ
−ズ信号(a)を利用してクロック再生回路2でこの信号
(a)に同期した図２(b)のクロックが再生される。
ＢＰＳＫ復調器1に入力され、ＢＰＳＫ復調器1からは図
２(a)のバイフェ−ズ信号が出力される。このバイフェ
−ズ信号(a)を利用してクロック再生回路2でこの信号
(a)に同期した図２(b)のクロックが再生される。
【００１３】一方、前述したように、ペア判定回路3の
シフトレジスタ31内のハーフビットデ−タa0、a1、a2の
うちデータペアをなす二つのハーフビットの前半のハー
フビットのときに１となり、後半のハーフビットのとき
に０となる図２(d)のようなペア判定出力が遅延回路37
からのクロック(c)に同期して選択器39から出力され
る。このペア判定回路3の出力(d)と前記クロック(b)を
アンドゲ−ト4に入力して、データペアの前半のハーフ
ビットに対応したクロック(e)を出力させる。
シフトレジスタ31内のハーフビットデ−タa0、a1、a2の
うちデータペアをなす二つのハーフビットの前半のハー
フビットのときに１となり、後半のハーフビットのとき
に０となる図２(d)のようなペア判定出力が遅延回路37
からのクロック(c)に同期して選択器39から出力され
る。このペア判定回路3の出力(d)と前記クロック(b)を
アンドゲ−ト4に入力して、データペアの前半のハーフ
ビットに対応したクロック(e)を出力させる。
【００１４】前記アンドゲ−ト4の出力(e)はキャリア抽
出回路5内のＲＳフリップフロップ51のセット入力とな
り、このＲＳフリップフロップ51の出力(g)と前記ＢＰ
ＳＫ復調器1からのキャリア出力(f)をアンドゲ−ト52の
入力とし、且つ、このアンドゲート52の出力で上記ＲＳ
フリップフロップ51をリセットすることにより、上記ア
ンドゲ−ト52の出力として前記クロック(e)の直後のキ
ャリアパルスを図２(h)のように得ることができる。
出回路5内のＲＳフリップフロップ51のセット入力とな
り、このＲＳフリップフロップ51の出力(g)と前記ＢＰ
ＳＫ復調器1からのキャリア出力(f)をアンドゲ−ト52の
入力とし、且つ、このアンドゲート52の出力で上記ＲＳ
フリップフロップ51をリセットすることにより、上記ア
ンドゲ−ト52の出力として前記クロック(e)の直後のキ
ャリアパルスを図２(h)のように得ることができる。
【００１５】このようにして前記キャリア抽出回路5よ
り抽出されたキャリアパルス(h)を遅延回路6に入力し、
ハーフビット期間遅延したパルス(i)を作る。このパル
ス(i)と前記キャリア抽出回路5の出力パルス(h)をオア
ゲート7に入力して、ＡＤ変換回路8のサンプリングクロ
ック(j)を得る。このサンプリングクロックにより前記
ＢＰＳＫ復調器1のバイフェ−ズ信号出力(a)をＡＤ変換
してデジタルデータ(k)を得る。
り抽出されたキャリアパルス(h)を遅延回路6に入力し、
ハーフビット期間遅延したパルス(i)を作る。このパル
ス(i)と前記キャリア抽出回路5の出力パルス(h)をオア
ゲート7に入力して、ＡＤ変換回路8のサンプリングクロ
ック(j)を得る。このサンプリングクロックにより前記
ＢＰＳＫ復調器1のバイフェ−ズ信号出力(a)をＡＤ変換
してデジタルデータ(k)を得る。
【００１６】一方、前記遅延回路6の出力(i)をラッチパ
ルスとするラッチ回路9で前記ＡＤ変換回路8の出力デー
タ(k)をラッチし、そのラッチされたデータ(l)と前記Ａ
Ｄ変換回路8の出力データ(k)を減算回路10に入力するこ
とにより、この減算回路10の出力として図２(m)の区間t
0〜t1やt2〜t3のようにバイフェ−ズペアのハーフビッ
トどうしの減算結果が得られる。ここで、前記のＢＰＳ
Ｋ復調器1のバイフェ−ズ信号出力(a)が”０１”ならば
上記区間の減算結果は”−１”となり、符号は０と判定
される。また、ＢＰＳＫ復調器1のバイフェ−ズ信号出
力(a)が”１０”ならば上記区間の減算結果は”１”と
なり、符号は１と判定される。そして、この減算回路10
の判定出力が前記ラッチパルス(i)を遅延回路11で更に
少し遅延させて作った図２(n)のラッチパルスにより次
のラッチ回路12でラッチされる。従って、最終的に前記
ラッチ回路12から図２(o)のような復号データが得られ
ることになる。尚、上記減算回路10の出力が図２(m)の
区間t1〜t2のようにバイフェ−ズペアのハーフビットど
うしの減算に基づくものでない場合は、前述の符号判定
は行われない。
ルスとするラッチ回路9で前記ＡＤ変換回路8の出力デー
タ(k)をラッチし、そのラッチされたデータ(l)と前記Ａ
Ｄ変換回路8の出力データ(k)を減算回路10に入力するこ
とにより、この減算回路10の出力として図２(m)の区間t
0〜t1やt2〜t3のようにバイフェ−ズペアのハーフビッ
トどうしの減算結果が得られる。ここで、前記のＢＰＳ
Ｋ復調器1のバイフェ−ズ信号出力(a)が”０１”ならば
上記区間の減算結果は”−１”となり、符号は０と判定
される。また、ＢＰＳＫ復調器1のバイフェ−ズ信号出
力(a)が”１０”ならば上記区間の減算結果は”１”と
なり、符号は１と判定される。そして、この減算回路10
の判定出力が前記ラッチパルス(i)を遅延回路11で更に
少し遅延させて作った図２(n)のラッチパルスにより次
のラッチ回路12でラッチされる。従って、最終的に前記
ラッチ回路12から図２(o)のような復号データが得られ
ることになる。尚、上記減算回路10の出力が図２(m)の
区間t1〜t2のようにバイフェ−ズペアのハーフビットど
うしの減算に基づくものでない場合は、前述の符号判定
は行われない。
【００１７】また、前記遅延回路6の遅延量は、バイフ
ェ−ズＢＰＳＫ信号のビット速度をＢ、キャリア周波数
をｆとすると、 ｆ／Ｂ＝２ｎ （ｎは整数） の関係が成立する場合は、時間１／(２Ｂ)毎に必ずキャ
リアがあるので１／(２Ｂ)とする。
ェ−ズＢＰＳＫ信号のビット速度をＢ、キャリア周波数
をｆとすると、 ｆ／Ｂ＝２ｎ （ｎは整数） の関係が成立する場合は、時間１／(２Ｂ)毎に必ずキャ
リアがあるので１／(２Ｂ)とする。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
コンデンサを使用しないのでＩＣ化が容易となり、ノイ
ズに強く、しかも入力キャリア周波数と同じ周波数のノ
イズも除去できるので、バイフェ−ズＢＰＳＫ信号の復
号回路の小型化及び信頼性を向上することができる。
コンデンサを使用しないのでＩＣ化が容易となり、ノイ
ズに強く、しかも入力キャリア周波数と同じ周波数のノ
イズも除去できるので、バイフェ−ズＢＰＳＫ信号の復
号回路の小型化及び信頼性を向上することができる。
【図１】本発明によるバイフェ−ズＢＰＳＫ信号の復号
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図２】上記実施例の各部の動作タイムチャートであ
る。
る。
【図３】バイフェ−ズ信号を示す図である。
【図４】従来のバイフェ−ズＢＰＳＫ信号の復号回路を
示すブロック図である。
示すブロック図である。
【図５】上記従来回路の各部の動作タイムチャートであ
る。
る。
1・・・ＢＰＳＫ復調器 2・・・クロック再生回路 4・・・アンドゲ−ト 6・・・遅延回路 5・・・キャリア抽出回路 8・・・ＡＤ変換回路 10・・・減算回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/49 H03M 5/12
Claims (1)
- 【請求項１】キャリア再生手段を含むＢＰＳＫ復調手段
と、前記ＢＰＳＫ復調手段の出力よりバイフェ−ズ信号
のハーフビットに対応するクロックを再生するクロック
再生手段と、前記クロック再生手段の出力のうちバイフ
ェ−ズ信号のデータペアの一方のハーフビットに対応す
るクロックを抽出するクロック抽出手段と、前記クロッ
ク抽出手段のクロック出力より時間的に後の一つのキャ
リアパルスを抽出するキャリア抽出手段と、このキャリ
ア抽出手段の出力を前記バイフェ−ズ信号のハーフビッ
ト期間遅延させるキャリア遅延手段と、前記キャリア抽
出手段の出力と前記キャリア遅延手段の出力をサンプリ
ングクロックとして前記ＢＰＳＫ復調手段のバイフェ−
ズ信号出力をＡＤ変換するＡＤ変換手段と、このＡＤ変
換手段の出力の時間的に前後する２個のデータ値の引き
算を行う減算手段とからなるバイフェ−ズＢＰＳＫ信号
の復号回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203731A JP3015680B2 (ja) | 1994-08-29 | 1994-08-29 | バイフェ−ズｂｐｓｋ信号の復号回路 |
| EP95111616A EP0695065A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
| US08/505,977 US5778031A (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal having a high noise immunity |
| EP07008028A EP1804449A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203731A JP3015680B2 (ja) | 1994-08-29 | 1994-08-29 | バイフェ−ズｂｐｓｋ信号の復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870325A JPH0870325A (ja) | 1996-03-12 |
| JP3015680B2 true JP3015680B2 (ja) | 2000-03-06 |
Family
ID=16478929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203731A Expired - Fee Related JP3015680B2 (ja) | 1994-07-25 | 1994-08-29 | バイフェ−ズｂｐｓｋ信号の復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015680B2 (ja) |
-
1994
- 1994-08-29 JP JP6203731A patent/JP3015680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870325A (ja) | 1996-03-12 |
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Legal Events
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 9 |
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