JP3244428B2 - データ復調装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H2201/00—Aspects of broadcast communication
- H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
- H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0046—Open loops
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＤＳ放送信号や
ＦＭ多重放送信号中に含まれるデジタルデータを復調す
る装置に係わり、特に、復調後のデータに対して軟判定
誤り訂正を実行するために必要な信頼度データの生成に
関する。
ＦＭ多重放送信号中に含まれるデジタルデータを復調す
る装置に係わり、特に、復調後のデータに対して軟判定
誤り訂正を実行するために必要な信頼度データの生成に
関する。
【０００２】
【従来の技術】一般に、受信された信号は、伝送路上で
発生したフェージングなどの影響によりノイズ成分を多
く含んでおり、復調装置で受信信号を正確に１か０か判
定できない場合がある。従来は、適当な閾値との比較に
より０,１を判定して復号し、その後の同期再生回路や
誤り訂正回路に入力していたが、上記復号されたデジタ
ル信号の信頼度を表すデータ（以下、これを信頼度デー
タと呼ぶ）を受信信号レベルに応じて新たに出力し、後
段の誤り訂正等においてこの信頼度データを用いること
で、受信システムの精度を向上することが可能である。
このような軟判定誤り訂正方式については、本願出願人
が特願平７−１３４５１１号において出願済みである。
発生したフェージングなどの影響によりノイズ成分を多
く含んでおり、復調装置で受信信号を正確に１か０か判
定できない場合がある。従来は、適当な閾値との比較に
より０,１を判定して復号し、その後の同期再生回路や
誤り訂正回路に入力していたが、上記復号されたデジタ
ル信号の信頼度を表すデータ（以下、これを信頼度デー
タと呼ぶ）を受信信号レベルに応じて新たに出力し、後
段の誤り訂正等においてこの信頼度データを用いること
で、受信システムの精度を向上することが可能である。
このような軟判定誤り訂正方式については、本願出願人
が特願平７−１３４５１１号において出願済みである。
【０００３】従来のＲＤＳデコーダでは軟判定誤り訂正
は行われていないが、信頼度データを生成する一般的な
方式を以下に示す。即ち、デジタル情報が多重された入
力信号(図７の(a))は、クロック再生回路によりデータ
に同期したサンプリングパルス(b)が再生され、このサ
ンプリングパルスによりＡ/Ｄ変換される（(c)参照)。
従来のデータ（即ち硬判定データ）は、サンプリングタ
イミングにおいてスレショールドレベルＶｔより入力信
号レベルが高いか低いかにより決定され、Ａ/Ｄ変換出
力のＭＳＢがそのまま当てはまる。一方、軟判定誤り訂
正用の信頼度データは、このサンプリングタイミングに
おける入力信号波形のスレショールドレベルＶｔからの
距離が大きいか小さいかにより決定される。つまり、サ
ンプリングタイミングにおいて入力信号がＶｔより離れ
ておれば、信頼度データは大きく（信頼度が高くな
り）、近ければ信頼度データは小さくなる（信頼度が低
くなる）。(d)にこのように決定した信頼度データの例
を示す。
は行われていないが、信頼度データを生成する一般的な
方式を以下に示す。即ち、デジタル情報が多重された入
力信号(図７の(a))は、クロック再生回路によりデータ
に同期したサンプリングパルス(b)が再生され、このサ
ンプリングパルスによりＡ/Ｄ変換される（(c)参照)。
従来のデータ（即ち硬判定データ）は、サンプリングタ
イミングにおいてスレショールドレベルＶｔより入力信
号レベルが高いか低いかにより決定され、Ａ/Ｄ変換出
力のＭＳＢがそのまま当てはまる。一方、軟判定誤り訂
正用の信頼度データは、このサンプリングタイミングに
おける入力信号波形のスレショールドレベルＶｔからの
距離が大きいか小さいかにより決定される。つまり、サ
ンプリングタイミングにおいて入力信号がＶｔより離れ
ておれば、信頼度データは大きく（信頼度が高くな
り）、近ければ信頼度データは小さくなる（信頼度が低
くなる）。(d)にこのように決定した信頼度データの例
を示す。
【０００４】ＲＤＳデコーダの場合、前記入力信号(a)
は、ＦＭコンポジット信号からバンドパスフィルタＢＰ
Ｆにより取り出されたＲＤＳ信号のＰＳＫ復調出力に相
当する。図８により説明すると、ＲＤＳ信号はＡＲＩ信
号がない場合においては(a)に示すような波形となって
おり、復調装置においてキャリア再生されたキャリア信
号(b)を用いて、信号(a)が復調される。ただし、ここで
は例として１シンボルあたり６キャリアの信号として図
示したが、ＲＤＳでは実際には２４キャリアある。
は、ＦＭコンポジット信号からバンドパスフィルタＢＰ
Ｆにより取り出されたＲＤＳ信号のＰＳＫ復調出力に相
当する。図８により説明すると、ＲＤＳ信号はＡＲＩ信
号がない場合においては(a)に示すような波形となって
おり、復調装置においてキャリア再生されたキャリア信
号(b)を用いて、信号(a)が復調される。ただし、ここで
は例として１シンボルあたり６キャリアの信号として図
示したが、ＲＤＳでは実際には２４キャリアある。
【０００５】そこで、例えばキャリア(b)の90度位相で
入力信号(a)をＡ/Ｄ変換すると、デジタルデータ(c)に
変換され、(d)に示すバイフェーズタイミング(図７の
(b)に相当する)をデータクロック再生回路により検出
し、このタイミングにおけるデジタルデータ(c)の値に
より、受信データの０／１判定(硬判定)と信頼度データ
の検出を行う。
入力信号(a)をＡ/Ｄ変換すると、デジタルデータ(c)に
変換され、(d)に示すバイフェーズタイミング(図７の
(b)に相当する)をデータクロック再生回路により検出
し、このタイミングにおけるデジタルデータ(c)の値に
より、受信データの０／１判定(硬判定)と信頼度データ
の検出を行う。
【０００６】
【発明が解決しようとする課題】上述したように信頼度
データを得るためには、入力信号の波形レベルを判定す
ることが必要であり、シンボルデータサンプリングタイ
ミングにおける入力信号波形のレベルを知るためにＡ/
Ｄ変換処理が必要とされる。このため、入力信号レベル
が弱電界等により変動したりすると、そのレベル変動が
そのまま信頼度データに反映されることとなり、これを
避けるために正確なＡＧＣ操作が不可欠となり、回路の
複雑化を招くという問題があった。特にＲＤＳ信号の場
合、ＡＲＩ信号が多重されるとＡＲＩ信号の変調度によ
ってはＲＤＳ/ＡＲＩ多重信号の振幅が最大６倍程度に
まで変動することになるのでこの問題は大きい。
データを得るためには、入力信号の波形レベルを判定す
ることが必要であり、シンボルデータサンプリングタイ
ミングにおける入力信号波形のレベルを知るためにＡ/
Ｄ変換処理が必要とされる。このため、入力信号レベル
が弱電界等により変動したりすると、そのレベル変動が
そのまま信頼度データに反映されることとなり、これを
避けるために正確なＡＧＣ操作が不可欠となり、回路の
複雑化を招くという問題があった。特にＲＤＳ信号の場
合、ＡＲＩ信号が多重されるとＡＲＩ信号の変調度によ
ってはＲＤＳ/ＡＲＩ多重信号の振幅が最大６倍程度に
まで変動することになるのでこの問題は大きい。
【０００７】また、ＲＤＳ信号の場合、ＲＤＳソースデ
ータが差動符号化され、この差動符号化されたデータが
バイフェーズシンボルに符号化されている。バイフェー
ズシンボルは２つのシンボルを１組としてひとつのデー
タを表しているため、たとえ１つのシンボルが正確に復
号できなくとも、もう一つのシンボルが信頼度の高い状
態で復号できれば、バイフェーズのペアが正確に判定さ
れている限りデータを正確に再生することが可能であ
る。しかしながら、従来のように１シンボル毎に硬判定
データと信頼度データを決定していたのでは、このバイ
フェーズ符号の特徴を生かすことができない。
ータが差動符号化され、この差動符号化されたデータが
バイフェーズシンボルに符号化されている。バイフェー
ズシンボルは２つのシンボルを１組としてひとつのデー
タを表しているため、たとえ１つのシンボルが正確に復
号できなくとも、もう一つのシンボルが信頼度の高い状
態で復号できれば、バイフェーズのペアが正確に判定さ
れている限りデータを正確に再生することが可能であ
る。しかしながら、従来のように１シンボル毎に硬判定
データと信頼度データを決定していたのでは、このバイ
フェーズ符号の特徴を生かすことができない。
【０００８】
【課題を解決するための手段】本発明は、所定の搬送波
によりデジタルデータが変調された信号を、搬送波周波
数と同期したクロック信号によりサンプリングして一旦
データの０,１判定を行い、このサンプリングデータを
１シンボル期間にわたり積算し、１シンボル期間におけ
る積算結果を任意に設定される閾値と比較してシンボル
データを決定すると共に、該シンボルデータの軟判定誤
り訂正用の信頼度データを決定する。
によりデジタルデータが変調された信号を、搬送波周波
数と同期したクロック信号によりサンプリングして一旦
データの０,１判定を行い、このサンプリングデータを
１シンボル期間にわたり積算し、１シンボル期間におけ
る積算結果を任意に設定される閾値と比較してシンボル
データを決定すると共に、該シンボルデータの軟判定誤
り訂正用の信頼度データを決定する。
【０００９】あるいは、サンプリングデータを少なくと
もシンボルレートを通過帯域とするローパスフィルター
に入力し、シンボルデータ再生タイミングにおけるフィ
ルター出力のレベルを任意に設定される閾値と比較し
て、シンボルデータと該シンボルデータの軟判定誤り訂
正用の信頼度データを決定する。特に、ＲＤＳ信号用の
復調装置においては、バイフェーズペアを構成する２つ
のシンボルの前記積算結果またはローパスフィルター出
力の間で減算処理を行い、この結果が正となるか負とな
るかにより差動符号化されたＲＤＳデータ（硬判定デー
タ）を決定するとともに、減算結果の絶対値を判定し、
この絶対値が大きければ信頼度が高いデータとし、小さ
ければ信頼度の低いデータとする。
もシンボルレートを通過帯域とするローパスフィルター
に入力し、シンボルデータ再生タイミングにおけるフィ
ルター出力のレベルを任意に設定される閾値と比較し
て、シンボルデータと該シンボルデータの軟判定誤り訂
正用の信頼度データを決定する。特に、ＲＤＳ信号用の
復調装置においては、バイフェーズペアを構成する２つ
のシンボルの前記積算結果またはローパスフィルター出
力の間で減算処理を行い、この結果が正となるか負とな
るかにより差動符号化されたＲＤＳデータ（硬判定デー
タ）を決定するとともに、減算結果の絶対値を判定し、
この絶対値が大きければ信頼度が高いデータとし、小さ
ければ信頼度の低いデータとする。
【００１０】
【発明の実施の形態】図１に、本発明によるＲＤＳ復調
装置のブロック図を示す。ＲＤＳ信号が多重されたＦＭ
コンポジット信号は５７ＫＨｚ−ＢＰＦ回路１に入力さ
れ、ＲＤＳ信号が分離されてコンパレータ２に入力さ
れ、０，１のデジタル信号に２値化される。コンパレー
タ出力は、キャリア再生回路３及びＤフリップフロップ
（以下、Ｄ−ＦＦという）４に入力され、キャリア再生
回路３で５７ＫＨｚのキャリアに同期したクロック信号
が再生され、この再生クロック信号に基づきＤ−ＦＦ４
により、コンパレータ出力がサンプリングされる。
装置のブロック図を示す。ＲＤＳ信号が多重されたＦＭ
コンポジット信号は５７ＫＨｚ−ＢＰＦ回路１に入力さ
れ、ＲＤＳ信号が分離されてコンパレータ２に入力さ
れ、０，１のデジタル信号に２値化される。コンパレー
タ出力は、キャリア再生回路３及びＤフリップフロップ
（以下、Ｄ−ＦＦという）４に入力され、キャリア再生
回路３で５７ＫＨｚのキャリアに同期したクロック信号
が再生され、この再生クロック信号に基づきＤ−ＦＦ４
により、コンパレータ出力がサンプリングされる。
【００１１】図６に信号波形を示して説明すると、ＢＰ
Ｆ出力には図６(a)に示すようなＲＤＳ信号が出力さ
れ、コンパレータ出力には(b)に示すデジタル信号が得
られる。キャリア再生回路３により再生される５７ＫＨ
ｚの再生クロックは(c)に示すタイミング(キャリア信号
に対して９０度の位相）で、Ｄ−ＦＦ４にクロック信号
として入力される。この結果、Ｄ−ＦＦ４のサンプリン
グ出力として(d)に示す信号が得られ、この信号がバイ
フェーズクロック再生回路５と加算器６に入力される。
バイフェーズクロック再生回路５では、バイフェーズシ
ンボルレートのクロックパルス(e)を再生し、加算器６
においては、加算器６の出力を入力するＤ−ＦＦ７の出
力とＤ−ＦＦ４の出力とを加算する。そして、Ｄ−ＦＦ
７は、バイフェーズシンボルレートのクロックパルス
(e)によりリセットされるので、このＤ−ＦＦ７と加算
器６により累算器が構成され、Ｄ-ＦＦ４からのサンプ
リング出力データは、１シンボル期間にわたり累算され
る。より具体的には、サンプリング出力データの「１」
の数が累算される。
Ｆ出力には図６(a)に示すようなＲＤＳ信号が出力さ
れ、コンパレータ出力には(b)に示すデジタル信号が得
られる。キャリア再生回路３により再生される５７ＫＨ
ｚの再生クロックは(c)に示すタイミング(キャリア信号
に対して９０度の位相）で、Ｄ−ＦＦ４にクロック信号
として入力される。この結果、Ｄ−ＦＦ４のサンプリン
グ出力として(d)に示す信号が得られ、この信号がバイ
フェーズクロック再生回路５と加算器６に入力される。
バイフェーズクロック再生回路５では、バイフェーズシ
ンボルレートのクロックパルス(e)を再生し、加算器６
においては、加算器６の出力を入力するＤ−ＦＦ７の出
力とＤ−ＦＦ４の出力とを加算する。そして、Ｄ−ＦＦ
７は、バイフェーズシンボルレートのクロックパルス
(e)によりリセットされるので、このＤ−ＦＦ７と加算
器６により累算器が構成され、Ｄ-ＦＦ４からのサンプ
リング出力データは、１シンボル期間にわたり累算され
る。より具体的には、サンプリング出力データの「１」
の数が累算される。
【００１２】ここで、サンプリングデータが理想的なデ
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値は２４または０となるはずである(この実施形
態では６または０）。そして、Ｄ−ＦＦ８にはバイフェ
ーズシンボルレートのクロックパルス(e)により累算結
果がラッチされ、バイフェーズデコード回路９とデータ
クロック再生回路１０に入力される。
ータであれば、ＲＤＳ信号の場合、１シンボル期間に２
４キャリアの信号が入力されるので、この加算器におけ
る積算値は２４または０となるはずである(この実施形
態では６または０）。そして、Ｄ−ＦＦ８にはバイフェ
ーズシンボルレートのクロックパルス(e)により累算結
果がラッチされ、バイフェーズデコード回路９とデータ
クロック再生回路１０に入力される。
【００１３】バイフェーズデコード回路９は、Ｄ−ＦＦ
８の出力をバイフェーズシンボルレートのクロックパル
ス(e)により更にラッチするＤ−ＦＦ９０と、このＤ−
ＦＦ９０の出力データからＤ−ＦＦ８の出力データを減
算する減算回路９１を備え、これらによって、隣り合う
バイフェーズシンボルデータ間で減算が行われ、減算結
果として差動符号化されたＲＤＳデータが得られる。こ
の差動符号化されたＲＤＳデータはデータ判定回路９２
及び信頼度判定回路９３に入力され、データ判定回路９
２では、０を閾値として、減算結果が正となれば差動符
号化されたＲＤＳデータを１とし、負となれば０とする
(硬判定)。この時、理想的なノイズのないＲＤＳ信号が
入力されていれば、バイフェーズデコード回路９での差
分結果は、２４−０＝＋２４または０−２４＝−２４と
なるが、ノイズなどの影響でこの差分結果が、０近傍の
値となることがある。そこで、信頼度判定回路９３で
は、例えば＋−５を閾値として、この差分結果が＋−５
以下となれば復号された差動符号化ＲＤＳデータ(硬判
定データ)の信頼度は低いものとして判断してその信頼
度データを０に設定し、＋−５を越えるようであれば信
頼度データを１とする（信頼度判定）。これは、信頼度
データを１ビットとした場合の例であるが、信頼度デー
タを複数ビットとし、差分結果の絶対値が大きいほど信
頼度データを大きく、即ち、差動符号化ＲＤＳデータの
信頼度が高く、差分結果の絶対値が小さいほど信頼度デ
ータを小さく、即ち、差動符号化ＲＤＳデータの信頼度
が低くなるように符号化することも可能である。
８の出力をバイフェーズシンボルレートのクロックパル
ス(e)により更にラッチするＤ−ＦＦ９０と、このＤ−
ＦＦ９０の出力データからＤ−ＦＦ８の出力データを減
算する減算回路９１を備え、これらによって、隣り合う
バイフェーズシンボルデータ間で減算が行われ、減算結
果として差動符号化されたＲＤＳデータが得られる。こ
の差動符号化されたＲＤＳデータはデータ判定回路９２
及び信頼度判定回路９３に入力され、データ判定回路９
２では、０を閾値として、減算結果が正となれば差動符
号化されたＲＤＳデータを１とし、負となれば０とする
(硬判定)。この時、理想的なノイズのないＲＤＳ信号が
入力されていれば、バイフェーズデコード回路９での差
分結果は、２４−０＝＋２４または０−２４＝−２４と
なるが、ノイズなどの影響でこの差分結果が、０近傍の
値となることがある。そこで、信頼度判定回路９３で
は、例えば＋−５を閾値として、この差分結果が＋−５
以下となれば復号された差動符号化ＲＤＳデータ(硬判
定データ)の信頼度は低いものとして判断してその信頼
度データを０に設定し、＋−５を越えるようであれば信
頼度データを１とする（信頼度判定）。これは、信頼度
データを１ビットとした場合の例であるが、信頼度デー
タを複数ビットとし、差分結果の絶対値が大きいほど信
頼度データを大きく、即ち、差動符号化ＲＤＳデータの
信頼度が高く、差分結果の絶対値が小さいほど信頼度デ
ータを小さく、即ち、差動符号化ＲＤＳデータの信頼度
が低くなるように符号化することも可能である。
【００１４】尚、データ判定回路９２では、上述したよ
うに単に差分結果が正か負かを判定するのみであれば、
減算回路９１の符号ビットをそのままデータ判定結果と
してスルー出力するだけで良い。ところで、データクロ
ック再生回路１０は、Ｄ−ＦＦ８の出力に基づいてバイ
フェーズシンボルデータのペアを判定し、シンボル毎の
バイフェーズクロック(e)からペアとなる１シンボル置
きのタイミングでのクロックを分離し、これをデータク
ロック(g)としてＤ−ＦＦ９４，９５及び差動デコード
回路１１に出力している。よって、Ｄ−ＦＦ９４，９５
には、ペアを構成する２つのバイフェーズシンボルデー
タからバイフェース復号された差動符号化ＲＤＳデータ
とその信頼度データがラッチされる。
うに単に差分結果が正か負かを判定するのみであれば、
減算回路９１の符号ビットをそのままデータ判定結果と
してスルー出力するだけで良い。ところで、データクロ
ック再生回路１０は、Ｄ−ＦＦ８の出力に基づいてバイ
フェーズシンボルデータのペアを判定し、シンボル毎の
バイフェーズクロック(e)からペアとなる１シンボル置
きのタイミングでのクロックを分離し、これをデータク
ロック(g)としてＤ−ＦＦ９４，９５及び差動デコード
回路１１に出力している。よって、Ｄ−ＦＦ９４，９５
には、ペアを構成する２つのバイフェーズシンボルデー
タからバイフェース復号された差動符号化ＲＤＳデータ
とその信頼度データがラッチされる。
【００１５】そして、このようにして得られた差動符号
化ＲＤＳデータ及び信頼度データは、差動デコード回路
１１に入力され、Ｄ−ＦＦ１１０及びＥＸＯＲ回路１１
２により、連続する差動符号化ＲＤＳデータ同士でＲＤ
Ｓソースデータに復号されると共に、Ｄ−ＦＦ１１１及
び選択回路１１３により、連続する差動符号化ＲＤＳデ
ータに対応する信頼度データのうちどちらか低い信頼度
データが選択され、出力ＲＤＳソースデータに対応する
信頼度データとして出力される。出力されたＲＤＳデー
タ及び信頼度データは、後段の同期再生回路及び誤り訂
正回路に入力され、誤り訂正回路では信頼度データに基
づく軟判定誤り訂正が実行される。
化ＲＤＳデータ及び信頼度データは、差動デコード回路
１１に入力され、Ｄ−ＦＦ１１０及びＥＸＯＲ回路１１
２により、連続する差動符号化ＲＤＳデータ同士でＲＤ
Ｓソースデータに復号されると共に、Ｄ−ＦＦ１１１及
び選択回路１１３により、連続する差動符号化ＲＤＳデ
ータに対応する信頼度データのうちどちらか低い信頼度
データが選択され、出力ＲＤＳソースデータに対応する
信頼度データとして出力される。出力されたＲＤＳデー
タ及び信頼度データは、後段の同期再生回路及び誤り訂
正回路に入力され、誤り訂正回路では信頼度データに基
づく軟判定誤り訂正が実行される。
【００１６】以上説明した実施形態においては、累算結
果(f)に基づきＲＤＳデータを再生するデータ再生回路
は、Ｄ−ＦＦ９０，減算器９１，データ判定回路９２，
Ｄ−ＦＦ９４，Ｄ−ＦＦ１１０，ＥＸＯＲ回路１１２で
構成され、累算結果(f)に基づき信頼度データを生成す
る信頼度データ生成回路は、Ｄ−ＦＦ９０，減算器９
１，信頼度判定回路９３，Ｄ−ＦＦ９５，Ｄ−ＦＦ１１
１，選択回路１１３で構成されている。
果(f)に基づきＲＤＳデータを再生するデータ再生回路
は、Ｄ−ＦＦ９０，減算器９１，データ判定回路９２，
Ｄ−ＦＦ９４，Ｄ−ＦＦ１１０，ＥＸＯＲ回路１１２で
構成され、累算結果(f)に基づき信頼度データを生成す
る信頼度データ生成回路は、Ｄ−ＦＦ９０，減算器９
１，信頼度判定回路９３，Ｄ−ＦＦ９５，Ｄ−ＦＦ１１
１，選択回路１１３で構成されている。
【００１７】上述の実施形態においては、サンプリング
出力の積算結果を得るのに、サンプリングデータを１シ
ンボル期間にわたり単純に累算する累算器（加算器６及
びＤ−ＦＦ７）を用いたが、その代わりにローパスフィ
ルタを用いることもできる。即ち、図２に示すように、
加算器６およびＤ−ＦＦ７の代わりにＲＤＳバイフェー
ズシンボルレートである２.３７５ＫＨｚを通過帯域と
するデジタルローパスフィルタ１２を設け、このフィル
タ１２にＤ−ＦＦ４からのサンプリング出力を入力す
る。また、バイフェーズクロック再生回路５において
は、図６(k)に示すように１シンボル期間のほぼ中点で
バイフェーズシンボルレートのクロックを発生するよう
構成し、このバイフェーズクロック(k)をＤ−ＦＦ８の
クロック端子に印加してデジタルローパスフィルタ１２
の出力をラッチする。このラッチ出力にはフィルタ演算
による小数点以下のレベルも出力すれば複数ビットの結
果が得られる。即ち、入力信号がノイズのない理想的な
信号であれば、このラッチ出力には１.００または０.０
０の出力が得られるが、ノイズ等により波形が歪んでい
れば０.５０近傍の出力が得られることになる。このラ
ッチ出力は、前述の実施形態と同様にバイフェーズデコ
ード回路９とデータクロック再生回路１０に入力され、
バイフェーズデコード回路９においてペアを構成してい
るバイフェーズシンボルデータ間で差分演算が行われ、
差分結果が正となれば差動符号化されたＲＤＳデータは
１となり、負となれば０となる。この時、理想的なノイ
ズのないＲＤＳ信号が入力されておれば、差分結果は
１．００−０．００＝＋１または０．００−１．００＝
−１となるが、ノイズ成分を含む場合±０近傍の値とな
る。そこで、この差分結果が例えば±０.３以下となれ
ば復号された差動符号化ＲＤＳデータの信頼度は低いも
のと判断して信頼度データを０に設定し、±０.３を越
えるようであれば信頼度データを１とする。これは信頼
度データが１ビットとした場合の例であるが、信頼度デ
ータを複数ビットとし、差分結果の絶対値が大きいほど
信頼度データを大きく、即ちＲＤＳデータの信頼度が高
くなり、差分結果の絶対値が小さいほど信頼度データを
小さく、即ちＲＤＳデータの信頼度が低くなるように符
号化することも可能である。
出力の積算結果を得るのに、サンプリングデータを１シ
ンボル期間にわたり単純に累算する累算器（加算器６及
びＤ−ＦＦ７）を用いたが、その代わりにローパスフィ
ルタを用いることもできる。即ち、図２に示すように、
加算器６およびＤ−ＦＦ７の代わりにＲＤＳバイフェー
ズシンボルレートである２.３７５ＫＨｚを通過帯域と
するデジタルローパスフィルタ１２を設け、このフィル
タ１２にＤ−ＦＦ４からのサンプリング出力を入力す
る。また、バイフェーズクロック再生回路５において
は、図６(k)に示すように１シンボル期間のほぼ中点で
バイフェーズシンボルレートのクロックを発生するよう
構成し、このバイフェーズクロック(k)をＤ−ＦＦ８の
クロック端子に印加してデジタルローパスフィルタ１２
の出力をラッチする。このラッチ出力にはフィルタ演算
による小数点以下のレベルも出力すれば複数ビットの結
果が得られる。即ち、入力信号がノイズのない理想的な
信号であれば、このラッチ出力には１.００または０.０
０の出力が得られるが、ノイズ等により波形が歪んでい
れば０.５０近傍の出力が得られることになる。このラ
ッチ出力は、前述の実施形態と同様にバイフェーズデコ
ード回路９とデータクロック再生回路１０に入力され、
バイフェーズデコード回路９においてペアを構成してい
るバイフェーズシンボルデータ間で差分演算が行われ、
差分結果が正となれば差動符号化されたＲＤＳデータは
１となり、負となれば０となる。この時、理想的なノイ
ズのないＲＤＳ信号が入力されておれば、差分結果は
１．００−０．００＝＋１または０．００−１．００＝
−１となるが、ノイズ成分を含む場合±０近傍の値とな
る。そこで、この差分結果が例えば±０.３以下となれ
ば復号された差動符号化ＲＤＳデータの信頼度は低いも
のと判断して信頼度データを０に設定し、±０.３を越
えるようであれば信頼度データを１とする。これは信頼
度データが１ビットとした場合の例であるが、信頼度デ
ータを複数ビットとし、差分結果の絶対値が大きいほど
信頼度データを大きく、即ちＲＤＳデータの信頼度が高
くなり、差分結果の絶対値が小さいほど信頼度データを
小さく、即ちＲＤＳデータの信頼度が低くなるように符
号化することも可能である。
【００１８】そして、このようにして得られた差動符号
化ＲＤＳデータ及び信頼度データは、同様にして差動デ
コード回路１１に入力され、ＲＤＳソースデータと信頼
度データが出力される。尚、デジタルローパスフィルタ
１２としては、例えば、図３に示す回路を用いればよ
く、フィルタ出力のラッチタイミングを１シンボル期間
のほぼ中点としたのは、この近辺でフィルタ出力が最大
値となるためであり、厳密に言えば、フィルタでの遅延
分だけラッチタイミングを遅らせた方が好ましい。
化ＲＤＳデータ及び信頼度データは、同様にして差動デ
コード回路１１に入力され、ＲＤＳソースデータと信頼
度データが出力される。尚、デジタルローパスフィルタ
１２としては、例えば、図３に示す回路を用いればよ
く、フィルタ出力のラッチタイミングを１シンボル期間
のほぼ中点としたのは、この近辺でフィルタ出力が最大
値となるためであり、厳密に言えば、フィルタでの遅延
分だけラッチタイミングを遅らせた方が好ましい。
【００１９】次に、データクロック再生回路１０の具体
構成について説明する。データクロック再生回路１０で
は、図４に示すように、Ｄ−ＦＦ８の出力がペア判定回
路１００に入力され、ペア判定回路１００は、たとえば
連続する３つのバイフェーズシンボルデータからペアと
なるタイミングを判定し、判定結果をＥＸＯＲ回路１０
２に入力する。ＥＸＯＲ回路１０２の他の入力には、バ
イフェーズクロックパルス(e)を分周器１０１で２分周
した信号が入力され、このＥＸＯＲ出力をＡＮＤ回路１
０３に入力することによって、シンボル毎のバイフェー
ズクロック(e)からペアとなる１シンボル置きのタイミ
ングをＡＮＤ回路１０３により分離し、このクロックを
データクロック(g)として出力している。
構成について説明する。データクロック再生回路１０で
は、図４に示すように、Ｄ−ＦＦ８の出力がペア判定回
路１００に入力され、ペア判定回路１００は、たとえば
連続する３つのバイフェーズシンボルデータからペアと
なるタイミングを判定し、判定結果をＥＸＯＲ回路１０
２に入力する。ＥＸＯＲ回路１０２の他の入力には、バ
イフェーズクロックパルス(e)を分周器１０１で２分周
した信号が入力され、このＥＸＯＲ出力をＡＮＤ回路１
０３に入力することによって、シンボル毎のバイフェー
ズクロック(e)からペアとなる１シンボル置きのタイミ
ングをＡＮＤ回路１０３により分離し、このクロックを
データクロック(g)として出力している。
【００２０】即ち、図６のタイミングチャートにおい
て、バイフェーズクロック(e)の２分周出力は(i)とな
り、ペア判定回路１００の出力から(h)なる出力、即ち
１が出力されると、ＥＸＯＲ回路１０２では２分周出力
(d)が反転処理されて(j)なる信号が出力され、ＡＮＤ回
路１０３の出力には、ペアとなる１シンボル置きのタイ
ミングで出力されるクロック(g)が得られる。ペア判定
回路１００は、Ｄ−ＦＦ８の出力(f)に基づいて、バイ
フェーズシンボルデータのペアを判定し、その出力(h)
は、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなり、この例では、（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとする場合を示している。
て、バイフェーズクロック(e)の２分周出力は(i)とな
り、ペア判定回路１００の出力から(h)なる出力、即ち
１が出力されると、ＥＸＯＲ回路１０２では２分周出力
(d)が反転処理されて(j)なる信号が出力され、ＡＮＤ回
路１０３の出力には、ペアとなる１シンボル置きのタイ
ミングで出力されるクロック(g)が得られる。ペア判定
回路１００は、Ｄ−ＦＦ８の出力(f)に基づいて、バイ
フェーズシンボルデータのペアを判定し、その出力(h)
は、バイフェーズシンボルデータが（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとするとき１レベルとな
り、（Ｄ０、Ｄ１），（Ｄ２、Ｄ３)，……をペアとす
るとき０レベルとなり、この例では、（Ｄ１、Ｄ２），
（Ｄ３、Ｄ４)，……をペアとする場合を示している。
【００２１】より具体的には、ペア判定回路１００は例
えば図５に示すように構成されている。即ち、シフトレ
ジスタ２０１に、順次入力されるバイフェーズシンボル
データの最上位ビットＭＳＢを入力し、連続する３つの
バイフェーズシンボルデータＤ０，Ｄ１，Ｄ２の最上位
ビットＭＳＢａ０，ａ１，ａ２を２ビットづつ比較し
て、シフトレジスタ２０１のビットａ０，ａ１，ａ２の
うち、ａ０とａ１が同一ならばＥＸＮＯＲ回路２０２の
出力が１となり、且つ、ａ１とａ２が異なっていいれば
ＥＸＯＲ回路２０３の出力が１となり、これによって、
ＡＮＤ回路２０４の出力が１となってＲＳフリップフロ
ップ２０６がセットされるので、このフリップフロップ
の出力が１となり、Ｄ１とＤ２がペアであると判定され
る。一方、ａ０とａ１が異なっていいればＥＸＮＯＲ回
路２０２の出力が０となり、且つ、ａ１とａ２が同一な
らばＥＸＯＲ回路２０３の出力が０となり、ＮＯＲ回路
２０５の出力が１となってＲＳフリップフロップ２０６
がリセットされるので、このフリップフロップの出力が
０となり、Ｄ０とＤ１がペアであると判定される。但
し、ペア判定回路１００としては、本願出願人が先に出
願した特願平６−１７２６８２号に示した回路構成等、
他の構成を用いても良い。
えば図５に示すように構成されている。即ち、シフトレ
ジスタ２０１に、順次入力されるバイフェーズシンボル
データの最上位ビットＭＳＢを入力し、連続する３つの
バイフェーズシンボルデータＤ０，Ｄ１，Ｄ２の最上位
ビットＭＳＢａ０，ａ１，ａ２を２ビットづつ比較し
て、シフトレジスタ２０１のビットａ０，ａ１，ａ２の
うち、ａ０とａ１が同一ならばＥＸＮＯＲ回路２０２の
出力が１となり、且つ、ａ１とａ２が異なっていいれば
ＥＸＯＲ回路２０３の出力が１となり、これによって、
ＡＮＤ回路２０４の出力が１となってＲＳフリップフロ
ップ２０６がセットされるので、このフリップフロップ
の出力が１となり、Ｄ１とＤ２がペアであると判定され
る。一方、ａ０とａ１が異なっていいればＥＸＮＯＲ回
路２０２の出力が０となり、且つ、ａ１とａ２が同一な
らばＥＸＯＲ回路２０３の出力が０となり、ＮＯＲ回路
２０５の出力が１となってＲＳフリップフロップ２０６
がリセットされるので、このフリップフロップの出力が
０となり、Ｄ０とＤ１がペアであると判定される。但
し、ペア判定回路１００としては、本願出願人が先に出
願した特願平６−１７２６８２号に示した回路構成等、
他の構成を用いても良い。
【００２２】尚、ＲＤＳデータの再生は、必ずしも積算
結果に基づいて行う必要はなく、サンプリングデータそ
のものから再生しても良い。
結果に基づいて行う必要はなく、サンプリングデータそ
のものから再生しても良い。
【００２３】
【発明の効果】本発明によれば、入力される被変調信号
をＡ/Ｄ変換することなく、再生キャリアに同期してサ
ンプリングすることにより１ビットのデータとして処理
するようにしたので、入力信号の振幅には無関係に処理
することが可能となり、複雑なＡＧＣ制御を要しない簡
単な回路構成とすることができる。
をＡ/Ｄ変換することなく、再生キャリアに同期してサ
ンプリングすることにより１ビットのデータとして処理
するようにしたので、入力信号の振幅には無関係に処理
することが可能となり、複雑なＡＧＣ制御を要しない簡
単な回路構成とすることができる。
【００２４】また、このサンプリングデータを１シンボ
ル期間にわたり積算し、この積算結果に応じて信頼度デ
ータを得るようにしたので、ノイズ成分に応じた精度の
高い信頼度データを得ることができるようになる。更
に、ＲＤＳデータの場合、ペアとなる２つのバイフェー
ズシンボルデータの積算結果を減算処理してデータを再
生するようにしたので、たとえ片方のシンボルデータの
信頼度が低くても、ペアをなすもう一方のシンボルデー
タの信頼度が高ければ、比較的高い信頼度でデータを再
生することが可能となる。
ル期間にわたり積算し、この積算結果に応じて信頼度デ
ータを得るようにしたので、ノイズ成分に応じた精度の
高い信頼度データを得ることができるようになる。更
に、ＲＤＳデータの場合、ペアとなる２つのバイフェー
ズシンボルデータの積算結果を減算処理してデータを再
生するようにしたので、たとえ片方のシンボルデータの
信頼度が低くても、ペアをなすもう一方のシンボルデー
タの信頼度が高ければ、比較的高い信頼度でデータを再
生することが可能となる。
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】ローパスフィルタの構成を示す回路図である。
【図４】データクロック再生回路の構成を示す回路図で
ある。
ある。
【図５】ペア判定回路の構成を示す回路図である。
【図６】本発明の実施形態の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図７】一般的なデジタル信号処理装置において信頼度
データを生成する従来方法を示す説明図である。
データを生成する従来方法を示す説明図である。
【図８】ＲＤＳ復調装置において信頼度データを生成す
る従来方法を示す説明図である。
る従来方法を示す説明図である。
１ バンドパスフィルタ ２ コンパレータ ３ キャリア再生回路 ４、７、８、９０、９４、９５、１１０、１１１ Ｄフ
リップフロップ ５ バイフェーズクロック再生回路 ６ 加算器 ９ バイフェーズデコード回路 １０ データクロック再生回路 １１ 差動デコード回路 １２ ローパスフィルタ ９１ 減算器 ９２ データ判定回路 ９３ 信頼度判定回路 １００ ペア判定回路 １１２ ＥＸＯＲ回路 １１３ 選択回路
リップフロップ ５ バイフェーズクロック再生回路 ６ 加算器 ９ バイフェーズデコード回路 １０ データクロック再生回路 １１ 差動デコード回路 １２ ローパスフィルタ ９１ 減算器 ９２ データ判定回路 ９３ 信頼度判定回路 １００ ペア判定回路 １１２ ＥＸＯＲ回路 １１３ 選択回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−21979（ＪＰ，Ａ) 特開 昭64−54947（ＪＰ，Ａ) 実開 昭57−143752（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00 H04L 25/00 H04L 27/00
Claims (10)
- 【請求項１】 所定の搬送波によりデジタルデータが変
調された信号を復調する装置において、前記搬送波周波
数と同期したクロック信号を再生するキャリア再生回路
と、再生したクロック信号によりデジタル被変調信号を
サンプリングし、該サンプリング出力を積算する積算回
路と、該積算回路の積算結果もしくは前記サンプリング
出力に応じて前記デジタルデータを再生するデータ再生
回路と、前記積算結果を所定の閾値と比較し、該比較結
果に基づき前記デジタルデータの信頼度を示す信頼度デ
ータを決定する信頼度データ生成回路を備えたことを特
徴とするデータ復調装置。 - 【請求項２】 請求項１記載のデータ復調装置におい
て、前記デジタル被変調信号はデジタルデータが差動符
号化及びバイフェーズ符号化されたデジタル信号であっ
て、前記データ再生回路及び前記信頼度データ生成回路
は、バイフェーズペアを構成する２つのシンボルの前記
入力データについて演算処理を行う共通の演算回路を有
し、該演算結果に基づいて差動符号化されたデジタルデ
ータ及び信頼度データを決定することを特徴とするデー
タ復調装置。 - 【請求項３】 所定の搬送波により、差動符号化及びバ
イフェーズ符号化されたデジタルデータが変調された信
号を復調する装置において、前記搬送波周波数と同期し
たクロック信号を再生するキャリア再生回路と、再生し
たクロック信号によりデジタル被変調信号をサンプリン
グし、該サンプリング出力を積算する積算回路と、バイ
フェーズペアを構成する２つのシンボルの前記入力デー
タについて減算処理を行う減算回路を有し、該積算回路
の積算結果もしくは前記サンプリング出力に応じて前記
デジタルデータを再生し、該減算結果の符号により差動
符号化されたデジタルデータを決定するデータ再生回路
と、前記積算結果に基づき前記デジタルデータの信頼度
を示す信頼度データを決定する信頼度データ生成回路を
備えたことを特徴とするデータ復調装置。 - 【請求項４】 所定の搬送波により、差動符号化及びバ
イフェーズ符号化されたデジタルデータが変調された信
号を復調する装置において、前記搬送波周波数と同期し
たクロック信号を再生するキャリア再生回路と、再生し
たクロック信号によりデジタル被変調信号をサンプリン
グし、該サンプリング出力を積算する 積算回路と、該積
算回路の積算結果もしくは前記サンプリング出力に応じ
て前記デジタルデータを再生するデータ再生回路と、バ
イフェーズペアを構成する２つのシンボルの前記入力デ
ータについて減算処理を行う減算回路、及び該減算結果
の絶対値を所定の閾値と比較する比較回路を有し、該比
較結果に基づき前記デジタルデータの信頼度を示す信頼
度データを決定する信頼度データ生成回路を備えたこと
を特徴とするデータ復調装置。 - 【請求項５】 請求項１、２又は４記載のデータ復調装
置において、前記データ再生回路は、前記入力データを
所定の閾値と比較する比較回路を有し、該比較結果に応
じて前記デジタルデータを決定することを特徴とするデ
ータ復調装置。 - 【請求項６】 請求項１、３又は４記載のデータ復調装
置において、前記積算回路は、前記サンプリング出力を
１シンボル期間にわたり累算する累算器より成り、前記
データ再生回路又は信頼度データ生成回路は、該累算器
の出力を入力データとして取り込むことを特徴とするデ
ータ復調装置。 - 【請求項７】 請求項１、３又は４記載のデータ復調装
置において、前記積算回路は、少なくともシンボルレー
トを通過帯域とし前記サンプリング出力を入力するロー
パスフィルタより成り、前記データ再生回路又は信頼度
データ生成回路は、該ローパスフィルタの出力を入力デ
ータとして取り込むことを特徴とするデータ復調装置。 - 【請求項８】 請求項１、３又は４記載のデータ復調装
置において、前記データ再生回路又は信頼度データ生成
回路は、１シンボル期間のほぼ中間タイミングにおける
前記ローパスフィルタの出力を入力データとして取り込
むことを特徴とするデータ復調装置。 - 【請求項９】 請求項１、４又は５記載のデータ復調装
置において、前記減算結果の絶対値が大きいほど、前記
信頼度データの値をより信頼度の高いデータに決定する
ことを特徴とするデータ復調装置。 - 【請求項１０】 請求項１、６又は７記載のデータ復調
装置において、前記デジタル被変調信号はデジタルソー
スデータが差動符号化されたデジタル信号であって、前
記データ再生回路は、連続する２つの差動符号化された
デジタルデー タを入力してデジタルソースデータを出力
する差動復号回路を有し、前記信頼度データ生成回路
は、前記連続する２つの差動符号化されたデジタルデー
タの信頼度データのうちどちらか低い信頼度を示すデー
タを、前記デジタルソースデータの信頼度データとして
選択する選択回路を有することを特徴とするデータ復調
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036796A JP3244428B2 (ja) | 1996-04-22 | 1996-04-22 | データ復調装置 |
| US08/840,970 US6118831A (en) | 1996-04-22 | 1997-04-21 | Data demodulator device |
| EP97302731A EP0803999B1 (en) | 1996-04-22 | 1997-04-22 | Demodulator device for data carried by subcarriers |
| DE69738728T DE69738728D1 (de) | 1996-04-22 | 1997-04-22 | Demodulationsvorrichtung für datenmodulierte Träger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036796A JP3244428B2 (ja) | 1996-04-22 | 1996-04-22 | データ復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289504A JPH09289504A (ja) | 1997-11-04 |
| JP3244428B2 true JP3244428B2 (ja) | 2002-01-07 |
Family
ID=14272096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036796A Expired - Fee Related JP3244428B2 (ja) | 1996-04-22 | 1996-04-22 | データ復調装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6118831A (ja) |
| EP (1) | EP0803999B1 (ja) |
| JP (1) | JP3244428B2 (ja) |
| DE (1) | DE69738728D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE506200C2 (sv) * | 1996-03-25 | 1997-11-17 | Ericsson Telefon Ab L M | Anordning och förfarande för kompensering av offsetspänningar vid mottagning av optiska signaler |
| JPH09289465A (ja) * | 1996-04-22 | 1997-11-04 | Sanyo Electric Co Ltd | Ｒｄｓ信号識別装置 |
| JPH1188452A (ja) * | 1997-09-02 | 1999-03-30 | Uniden Corp | 受信装置および受信信号の復調方法 |
| DE60112898T2 (de) * | 2001-05-14 | 2007-01-04 | Sony Deutschland Gmbh | RDS Dekoder |
| DE50101709D1 (de) | 2001-06-23 | 2004-04-22 | Micronas Gmbh | Verfahren zur Dekodierung von Biphase-Signalen |
| US7292655B2 (en) | 2002-06-24 | 2007-11-06 | Micronas Gmbh | Apparatus and method and decoding biphase signals |
| FR2885466B1 (fr) * | 2005-05-04 | 2007-07-06 | St Microelectronics Sa | Dispositif de reception avec mecanisme de recuperation de donnees, adapte a un systeme de transmission utilisant un etalement de spectre a sequence directe |
| US8213546B2 (en) * | 2007-11-13 | 2012-07-03 | Silicon Laboratories Inc. | System and method for decoding RDS/RBDS data |
| DE102014205528A1 (de) * | 2014-03-25 | 2015-10-01 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Aufbereiten eines Radio-Daten-Signals für einen Rundfunkempfänger |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241311A (en) * | 1979-02-01 | 1980-12-23 | Telex Computer Products, Inc. | Digital majority noise filter for bi-level data reception |
| US4302845A (en) * | 1980-02-07 | 1981-11-24 | Motorola, Inc. | Phase-encoded data signal demodulator |
| EP0627138B1 (de) * | 1992-02-19 | 1996-07-10 | HENZE, Werner | Demodulator für radio-daten-signale |
| JP3382360B2 (ja) * | 1994-07-25 | 2003-03-04 | アンリツ株式会社 | Ｆｓｋ信号発生装置 |
| JP3281724B2 (ja) * | 1994-07-25 | 2002-05-13 | 三洋電機株式会社 | バイフエ−ズ信号のペア判定回路 |
| DE4444602C1 (de) * | 1994-12-14 | 1996-09-19 | Sgs Thomson Microelectronics | Verfahren zur Bewertung eines RDS-Signals |
| JP3338237B2 (ja) * | 1995-05-31 | 2002-10-28 | 三洋電機株式会社 | 同期再生回路 |
| JP3108364B2 (ja) * | 1996-04-22 | 2000-11-13 | 三洋電機株式会社 | データ復調装置 |
-
1996
- 1996-04-22 JP JP10036796A patent/JP3244428B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-21 US US08/840,970 patent/US6118831A/en not_active Expired - Lifetime
- 1997-04-22 DE DE69738728T patent/DE69738728D1/de not_active Expired - Lifetime
- 1997-04-22 EP EP97302731A patent/EP0803999B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09289504A (ja) | 1997-11-04 |
| DE69738728D1 (de) | 2008-07-10 |
| EP0803999A2 (en) | 1997-10-29 |
| US6118831A (en) | 2000-09-12 |
| EP0803999A3 (en) | 2001-01-03 |
| EP0803999B1 (en) | 2008-05-28 |
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