JP3281724B2 - バイフエ−ズ信号のペア判定回路 - Google Patents
バイフエ−ズ信号のペア判定回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＲＤＳ（Radio Data Sys
tem）におけるバイフエ−ズ信号のデータペアを判定す
る判定回路に関する。
tem）におけるバイフエ−ズ信号のデータペアを判定す
る判定回路に関する。
【０００２】
【従来の技術】ＦＭ放送にデータを周波数多重して送出
するＲＤＳ放送には、バイフエ−ズＢＰＳＫ信号が用い
られており、このバイフエ−ズＢＰＳＫ信号を復調する
とバイフエ−ズ信号が得られる。
するＲＤＳ放送には、バイフエ−ズＢＰＳＫ信号が用い
られており、このバイフエ−ズＢＰＳＫ信号を復調する
とバイフエ−ズ信号が得られる。
【０００３】このバイフエ−ズ信号は図３のように”
１”を”１０”で、”０”を”０１”で表すような信号
である。従って、復号の際にはどのハーフビットとハー
フビットがペアになっているかを判定する必要がある。
１”を”１０”で、”０”を”０１”で表すような信号
である。従って、復号の際にはどのハーフビットとハー
フビットがペアになっているかを判定する必要がある。
【０００４】従来、バイフエ−ズ信号のペア判定回路の
一例として、図４のような回路が使用されている。即
ち、同図に於て、シフトレジスタ101に順次入力される
バイフエ−ズ信号の連続する３つのハーフビットを２ビ
ットずつ比較し、シフトレジスタ101のハーフビットデ
ータa0、a1、a2のうち、a0とa1が同一ならばイクスクル
−シブノアゲ−ト102の出力が１となり、且つ、a1とa2
が異なっていればイクスル−シブオアゲ−ト103の出力
が１となり、アンドゲート104の出力が１となって、Ｒ
Ｓフリップフロップ106がリセットされるので、このフ
リップフロップの出力が０となり、a1とa2がペアである
と判定される。一方、a0とa1が異なっていればイクスク
ル−シブノアゲ−ト102の出力が０となり、且つ、a1とa
2が同一ならばイクスクル−シブオアゲ−ト103の出力が
０となり、ノアゲート105の出力が１となってＲＳフリ
ップフロップ106がセットされるので、このフリップフ
ロップの出力が１となり、a0とa1がペアであると判定さ
れる。
一例として、図４のような回路が使用されている。即
ち、同図に於て、シフトレジスタ101に順次入力される
バイフエ−ズ信号の連続する３つのハーフビットを２ビ
ットずつ比較し、シフトレジスタ101のハーフビットデ
ータa0、a1、a2のうち、a0とa1が同一ならばイクスクル
−シブノアゲ−ト102の出力が１となり、且つ、a1とa2
が異なっていればイクスル−シブオアゲ−ト103の出力
が１となり、アンドゲート104の出力が１となって、Ｒ
Ｓフリップフロップ106がリセットされるので、このフ
リップフロップの出力が０となり、a1とa2がペアである
と判定される。一方、a0とa1が異なっていればイクスク
ル−シブノアゲ−ト102の出力が０となり、且つ、a1とa
2が同一ならばイクスクル−シブオアゲ−ト103の出力が
０となり、ノアゲート105の出力が１となってＲＳフリ
ップフロップ106がセットされるので、このフリップフ
ロップの出力が１となり、a0とa1がペアであると判定さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、図４の
ようなバイフエ−ズ信号ペア判定回路では、例えばノイ
ズにより入力データが変化し”１０１”のような３つの
ハーフビットがシフトレジスタ101に入力された場合は
判定不能になるという問題があった。
ようなバイフエ−ズ信号ペア判定回路では、例えばノイ
ズにより入力データが変化し”１０１”のような３つの
ハーフビットがシフトレジスタ101に入力された場合は
判定不能になるという問題があった。
【０００６】そこで本発明は、上記の欠点に鑑み、高速
に判定が可能で、しかもノイズに強いバイフエ−ズ信号
のペア判定回路を提供することを目的とするものであ
る。
に判定が可能で、しかもノイズに強いバイフエ−ズ信号
のペア判定回路を提供することを目的とするものであ
る。
【０００７】
【課題を解決するための手段】本発明によるバイフエ−
ズ信号のペア判定回路は、連続する３つのハーフビット
(ai、ai+1、ai+2）のうちのaiとai+1 及びai+1とai+2を
それぞれ同時に比較するハーフビット比較手段と、前記
比較手段の各比較結果が一致か不一致かをそれぞれ検出
してバイフエ−ズ信号のペアを判定するペア判定手段
と、前記ハーフビットの前半の２つのペアaiとai+1また
は後半の２つのペアai+1とai+2のうち、以前のペアの組
み合わせと異なるペアの検出回数が増大して所定の閾値
を越えたときに、その異なるペアを新たなデータペアと
して決定する誤動作防止手段と、からなるバイフエ−ズ
信号のペア判定回路であって、前記誤動作防止手段は、
前記ペア判定手段の出力に基づき、前記３つのハーフビ
ットデータがペア判定可能なデータか否かを演算し、前
記３つのハーフビットデータがペア判定不能な「１０
１」、「０１０」、「０００」、「１１１」の場合に
は、新たなデータペアの決定を行わないことを特徴とす
る。
ズ信号のペア判定回路は、連続する３つのハーフビット
(ai、ai+1、ai+2）のうちのaiとai+1 及びai+1とai+2を
それぞれ同時に比較するハーフビット比較手段と、前記
比較手段の各比較結果が一致か不一致かをそれぞれ検出
してバイフエ−ズ信号のペアを判定するペア判定手段
と、前記ハーフビットの前半の２つのペアaiとai+1また
は後半の２つのペアai+1とai+2のうち、以前のペアの組
み合わせと異なるペアの検出回数が増大して所定の閾値
を越えたときに、その異なるペアを新たなデータペアと
して決定する誤動作防止手段と、からなるバイフエ−ズ
信号のペア判定回路であって、前記誤動作防止手段は、
前記ペア判定手段の出力に基づき、前記３つのハーフビ
ットデータがペア判定可能なデータか否かを演算し、前
記３つのハーフビットデータがペア判定不能な「１０
１」、「０１０」、「０００」、「１１１」の場合に
は、新たなデータペアの決定を行わないことを特徴とす
る。
【０００８】
【作 用】本発明の上記構成によれば、バイフエ−ズ信
号の３つのハーフビットの全データパターンである８パ
ターン中の”００１”、”０１１”、”１００”、”１
１０”を用いてペアの判定を行う。また、ノイズの影響
により発生する他の４データパターンについては、誤動
作保護をかけるように作用する。
号の３つのハーフビットの全データパターンである８パ
ターン中の”００１”、”０１１”、”１００”、”１
１０”を用いてペアの判定を行う。また、ノイズの影響
により発生する他の４データパターンについては、誤動
作保護をかけるように作用する。
【０００９】
【実施例】以下、図１を参照しながら、この発明の一実
施例について詳細に説明する。尚、205〜209は図４の従来
例の101〜105とそれぞれ同じ構成であり、これらの回路
によってデータペア判定手段を構成している。
施例について詳細に説明する。尚、205〜209は図４の従来
例の101〜105とそれぞれ同じ構成であり、これらの回路
によってデータペア判定手段を構成している。
【００１０】201はデータクロック発生器で、バイフエ
−ズ信号のハーフビットに同期している。202は６進カ
ウンタで、データクロック発生器210の出力をカウント
する。203はインバータで、６進カウンタ202のＬＳＢ出
力を反転する。204は選択器で、後述する第１比較器212
の出力によってインバータ203の出力と６進カウンタ202
のＬＳＢ出力のいずれか一方を選択する。210は論理演
算回路で、６進カウンタ202の出力カウント値をＣ入
力、アンドゲート208の出力をＡ入力、ノアゲ−ト209の
出力をＢ入力、後述する第２比較器213の出力をＤ入
力、同じく第３比較器214の出力をＥ入力とし、これら
に対して、 Ｘ＝（（Ｃ＝２）・Ｂ＋（Ｃ＝５）・Ａ）・Ｄ （１） Ｙ＝（（Ｃ＝２）・Ａ＋（Ｃ＝５）・Ｂ）・Ｅ （２） で表される出力Ｘ及びＹを算出する演算を行う。
−ズ信号のハーフビットに同期している。202は６進カ
ウンタで、データクロック発生器210の出力をカウント
する。203はインバータで、６進カウンタ202のＬＳＢ出
力を反転する。204は選択器で、後述する第１比較器212
の出力によってインバータ203の出力と６進カウンタ202
のＬＳＢ出力のいずれか一方を選択する。210は論理演
算回路で、６進カウンタ202の出力カウント値をＣ入
力、アンドゲート208の出力をＡ入力、ノアゲ−ト209の
出力をＢ入力、後述する第２比較器213の出力をＤ入
力、同じく第３比較器214の出力をＥ入力とし、これら
に対して、 Ｘ＝（（Ｃ＝２）・Ｂ＋（Ｃ＝５）・Ａ）・Ｄ （１） Ｙ＝（（Ｃ＝２）・Ａ＋（Ｃ＝５）・Ｂ）・Ｅ （２） で表される出力Ｘ及びＹを算出する演算を行う。
【００１１】次に、211はアップダウンカウンタで、デ
ータクロック発生器201のクロック出力をカウント入力
とし、論理演算回路210の出力Ｘが入力されればカウン
トアップし、出力Ｙが入力されればカウントダウンす
る。212は第１比較器で、アップダウンカウンタ211のカ
ウント出力が所定の閾値α1以上（≧α1）ならば選択器
204がインバータ203の出力を選択するように制御する。
213は第２比較器で、アップダウンカウンタ211のカウン
ト出力が所定の閾値α2以下（≦α2）であれば、論理演
算回路210にＤ入力を与える。214は第３比較器で、アッ
プダウンカウンタ211の出力が所定の閾値α3以上(≧α
3)ならば、論理演算回路210にＥ入力を与える。
ータクロック発生器201のクロック出力をカウント入力
とし、論理演算回路210の出力Ｘが入力されればカウン
トアップし、出力Ｙが入力されればカウントダウンす
る。212は第１比較器で、アップダウンカウンタ211のカ
ウント出力が所定の閾値α1以上（≧α1）ならば選択器
204がインバータ203の出力を選択するように制御する。
213は第２比較器で、アップダウンカウンタ211のカウン
ト出力が所定の閾値α2以下（≦α2）であれば、論理演
算回路210にＤ入力を与える。214は第３比較器で、アッ
プダウンカウンタ211の出力が所定の閾値α3以上(≧α
3)ならば、論理演算回路210にＥ入力を与える。
【００１２】尚、前記各回路210〜214で前述したデータ
ペア判定手段に対する誤動作防止手段を構成している。
本実施例は以上のように構成されており、次にその動作
について説明する。
ペア判定手段に対する誤動作防止手段を構成している。
本実施例は以上のように構成されており、次にその動作
について説明する。
【００１３】今、バイフエ−ズ信号のハーフビットデー
タが図２のようにa0より順にシフトレジスタ205に入力
されるものとすると、この時、６進カウンタ202のカウ
ント値は図２(b)のようになる。また、６進カウンタ202
のＬＳＢ出力は図２(c)のようになり、インバータ203の
出力は図２(d)のようになる。
タが図２のようにa0より順にシフトレジスタ205に入力
されるものとすると、この時、６進カウンタ202のカウ
ント値は図２(b)のようになる。また、６進カウンタ202
のＬＳＢ出力は図２(c)のようになり、インバータ203の
出力は図２(d)のようになる。
【００１４】次に、ペア判定は、図４の従来例と同様
に、連続する３つのハーフビット毎、即ち、６進カウン
タ202の出力が２の時と５の時に行う。まず、６進カウ
ンタ202の出力が２の場合は、前半の３ビットa0〜a2がシ
フトレジスタ205にa0より順に入っている状態であっ
て、６進カウンタ202のカウント出力Ｃは２となる。図
４で説明したように、上記３ビットのうちa0とa1が異な
っていれば、イクスクル−シブノアゲート206の出力が
０となり、a1とa2が同一ならばイクスクル−シブオアゲ
ート207の出力も０となり、アンドゲ−ト208の出力が
０、ノアゲート209の出力が１となって、これが論理演
算回路210の入力Ａ及びＢとなる。
に、連続する３つのハーフビット毎、即ち、６進カウン
タ202の出力が２の時と５の時に行う。まず、６進カウ
ンタ202の出力が２の場合は、前半の３ビットa0〜a2がシ
フトレジスタ205にa0より順に入っている状態であっ
て、６進カウンタ202のカウント出力Ｃは２となる。図
４で説明したように、上記３ビットのうちa0とa1が異な
っていれば、イクスクル−シブノアゲート206の出力が
０となり、a1とa2が同一ならばイクスクル−シブオアゲ
ート207の出力も０となり、アンドゲ−ト208の出力が
０、ノアゲート209の出力が１となって、これが論理演
算回路210の入力Ａ及びＢとなる。
【００１５】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211は１だけカウ
ントアップする。
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211は１だけカウ
ントアップする。
【００１６】また、６進カウンタ202の出力が５の場合
は、後半の３ビットa3〜a5がシフトレジスタ205にa3よ
り順に入っている状態であって、６進カウンタ202の出
力Ｃは５となる。図４で説明したように、上記３ビット
のうちa3とa4が同一ならば、イクスクル−シブノアゲー
ト206の出力が１となり、a4とa5が異なっていればイク
スクル−シブオアゲート207の出力も１となり、アンド
ゲート208の出力が１、ノアゲート209の出力が０となっ
てこれが論理演算回路210の入力Ａ及びＢとなる。
は、後半の３ビットa3〜a5がシフトレジスタ205にa3よ
り順に入っている状態であって、６進カウンタ202の出
力Ｃは５となる。図４で説明したように、上記３ビット
のうちa3とa4が同一ならば、イクスクル−シブノアゲー
ト206の出力が１となり、a4とa5が異なっていればイク
スクル−シブオアゲート207の出力も１となり、アンド
ゲート208の出力が１、ノアゲート209の出力が０となっ
てこれが論理演算回路210の入力Ａ及びＢとなる。
【００１７】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211はこの場合も
１だけカウントアップする。
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝１、Ｙ
＝０となるから、アップダウンカウンタ211はこの場合も
１だけカウントアップする。
【００１８】しかし、以後、Ｘ＝１、Ｙ＝０が出力され
続けるとカウンタ211は無限にカウントアップされるの
で、論理演算回路210は第２比較器213からのＤ入力によ
りカウントアップを制限する。即ち、今、第２比較器21
3の所定の閾値α2を５とすると、アップダウンカウンタ
211のカウント値が５以下のときのみ、第２比較器213の
出力が１となって、（１）式に基づく論理演算回路210
の出力Ｘが１になり、上記カウンタ211がカウントアッ
プする訳である。
続けるとカウンタ211は無限にカウントアップされるの
で、論理演算回路210は第２比較器213からのＤ入力によ
りカウントアップを制限する。即ち、今、第２比較器21
3の所定の閾値α2を５とすると、アップダウンカウンタ
211のカウント値が５以下のときのみ、第２比較器213の
出力が１となって、（１）式に基づく論理演算回路210
の出力Ｘが１になり、上記カウンタ211がカウントアッ
プする訳である。
【００１９】そして、第１比較器212の所定の閾値α1を
１とすると、このとき第１比較器212の出力が１となる
ので、選択器204はインバータ203の出力（図２のｄ）を
選択して出力する。
１とすると、このとき第１比較器212の出力が１となる
ので、選択器204はインバータ203の出力（図２のｄ）を
選択して出力する。
【００２０】ここで、前記選択器204の出力が１の場合
にバイフエ−ズ信号の連続する３つのハーフビットのう
ち前半の２つがペアであると判定し、選択器204の出力
が０の場合に後半の２つがペアであると判定するものと
しているから、今の場合、バイフエ−ズ信号のペアは(a
0,a1)、(a2,a3）、(a4,a5）・・・となる。
にバイフエ−ズ信号の連続する３つのハーフビットのう
ち前半の２つがペアであると判定し、選択器204の出力
が０の場合に後半の２つがペアであると判定するものと
しているから、今の場合、バイフエ−ズ信号のペアは(a
0,a1)、(a2,a3）、(a4,a5）・・・となる。
【００２１】また、何らかの原因で論理演算回路210か
らＸ＝０、Ｙ＝１が出力されてアップダウンカウンタ21
1が１だけダウンカウントしても、その時のカウント値
が第１比較器212の所定の閾値１より大きいなら、Ｘ＝
０、Ｙ＝１が出力されたのはシフトレジスタ205内の３
ビットのデータがノイズ等によって一時的に誤ったから
であると判断し、引き続き上記の通り（a0,a1)、(a2,a
3）、(a4,a5) ・・・のペアであると判断する。
らＸ＝０、Ｙ＝１が出力されてアップダウンカウンタ21
1が１だけダウンカウントしても、その時のカウント値
が第１比較器212の所定の閾値１より大きいなら、Ｘ＝
０、Ｙ＝１が出力されたのはシフトレジスタ205内の３
ビットのデータがノイズ等によって一時的に誤ったから
であると判断し、引き続き上記の通り（a0,a1)、(a2,a
3）、(a4,a5) ・・・のペアであると判断する。
【００２２】更に、何らかの原因で上記３ビットのデー
タが”０１０”のようなデータになり、論理演算回路21
0の出力がＸ＝０、Ｙ＝０となった場合は、アップダウ
ンカウンタ211はカウントアップもカウントダウンもし
ないが、このときのカウント値が第１比較器212の所定
の閾値１より大きいなら、３ビットデータが誤ったから
であると判断をし、この場合も上記の通り(a0,a1)、(a2,
a3)、(a4,a5)・・・のペアであると判断する。
タが”０１０”のようなデータになり、論理演算回路21
0の出力がＸ＝０、Ｙ＝０となった場合は、アップダウ
ンカウンタ211はカウントアップもカウントダウンもし
ないが、このときのカウント値が第１比較器212の所定
の閾値１より大きいなら、３ビットデータが誤ったから
であると判断をし、この場合も上記の通り(a0,a1)、(a2,
a3)、(a4,a5)・・・のペアであると判断する。
【００２３】次に、３ビットデータのa0〜a2がシフトレ
ジスタ205にa0より順に入っている場合であって、a0とa
1が同一でa1とa2が異なっている時を考える。この時は
ゲート206、207の出力はいずれも１となってアンドゲー
ト208の出力が１、ノアゲ−ト209の出力が０となり、こ
れが論理演算回路210のＡ及びＢ入力となる。
ジスタ205にa0より順に入っている場合であって、a0とa
1が同一でa1とa2が異なっている時を考える。この時は
ゲート206、207の出力はいずれも１となってアンドゲー
ト208の出力が１、ノアゲ−ト209の出力が０となり、こ
れが論理演算回路210のＡ及びＢ入力となる。
【００２４】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝０、Ｙ
＝１となるから、アップダウンカウンタ211は１だけカウ
ントダウンする。
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、Ｘ＝０、Ｙ
＝１となるから、アップダウンカウンタ211は１だけカウ
ントダウンする。
【００２５】また、３ビットデータのa3〜a5がシフトレ
ジスタ205にa3より順に入っている場合であって、a3とa
4が異なりa4とa5が同一である時を考えると、この時は
ゲート206、207の出力はいずれも０となってアンドゲー
ト208の出力が０、ノアゲート209の出力が１となり、こ
れが論理演算回路210のＡ及びＢ入力となる。
ジスタ205にa3より順に入っている場合であって、a3とa
4が異なりa4とa5が同一である時を考えると、この時は
ゲート206、207の出力はいずれも０となってアンドゲー
ト208の出力が０、ノアゲート209の出力が１となり、こ
れが論理演算回路210のＡ及びＢ入力となる。
【００２６】ここで、もし第２、第３比較器213、214が
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、この場合も
Ｘ＝０、Ｙ＝１となり、アップダウンカウンタ211は１だ
けカウントダウンする。
存在しないとすると、論理演算回路210の出力ＸとＹ
は、前述の（１）式と（２）式に基づいて、この場合も
Ｘ＝０、Ｙ＝１となり、アップダウンカウンタ211は１だ
けカウントダウンする。
【００２７】しかし、以後、Ｘ＝０、Ｙ＝１が出力され
続けるとカウンタ211は無限にカウントダウンされるの
で、第３比較器214からのＥ入力によりカウントダウン
を制限する。即ち、今、第３比較器214の所定の閾値α3
を−４ すると、アップダウンカウンタ211のカウント値
が−４以上のときのみ、第３比較器214の出力が１とな
って、（２）式に基づく論理演算回路210の出力Ｙが１
になり、上記カウンタ211がカウントダウンする訳であ
る。
続けるとカウンタ211は無限にカウントダウンされるの
で、第３比較器214からのＥ入力によりカウントダウン
を制限する。即ち、今、第３比較器214の所定の閾値α3
を−４ すると、アップダウンカウンタ211のカウント値
が−４以上のときのみ、第３比較器214の出力が１とな
って、（２）式に基づく論理演算回路210の出力Ｙが１
になり、上記カウンタ211がカウントダウンする訳であ
る。
【００２８】そして、第１比較器212の所定の閾値α1が
１なので、このとき第１比較器212の出力が０となり、
選択器204は６進カウンタ202のＬＳＢ出力（図２のｃ）
を選択して出力する。
１なので、このとき第１比較器212の出力が０となり、
選択器204は６進カウンタ202のＬＳＢ出力（図２のｃ）
を選択して出力する。
【００２９】したがって、前述のように前記選択器204
の出力が１の場合にバイフエ−ズ信号の連続する３つの
ハーフビットのうち前半の２つがペアであると判定し、
選択器204の出力が０の場合に後半の２つがペアである
と判定するものとしているから、今の場合、バイフエ−
ズ信号のペアは(a1,a2)、(a3,a4）、(a5,a6）・・・と
なるのである。
の出力が１の場合にバイフエ−ズ信号の連続する３つの
ハーフビットのうち前半の２つがペアであると判定し、
選択器204の出力が０の場合に後半の２つがペアである
と判定するものとしているから、今の場合、バイフエ−
ズ信号のペアは(a1,a2)、(a3,a4）、(a5,a6）・・・と
なるのである。
【００３０】尚、第１の比較器212の閾値と、第２の比
較器213の閾値と、第３の比較器214の閾値は、バイフエ
−ズ信号のハ−フビットの誤率に応じて、マイコンによ
り自動制御するようにしてもよい。
較器213の閾値と、第３の比較器214の閾値は、バイフエ
−ズ信号のハ−フビットの誤率に応じて、マイコンによ
り自動制御するようにしてもよい。
【００３１】また、バイフエ−ズＢＰＳＫ信号の受信強
度により第１の比較器212の閾値と、第２の比較器213の
閾値と、第３の比較器214の閾値をマイコンにより自動
制御してもよい。
度により第１の比較器212の閾値と、第２の比較器213の
閾値と、第３の比較器214の閾値をマイコンにより自動
制御してもよい。
【００３２】更に、上述のペア判定動作を常時行わず、
ノイズによる誤動作が所定の回数だけ連続して発生した
場合に、データペアを新たに判定して決定するようにし
てもよい。
ノイズによる誤動作が所定の回数だけ連続して発生した
場合に、データペアを新たに判定して決定するようにし
てもよい。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
ＲＤＳにおけるバイフエ−ズ信号のデータペアを判定す
る場合に、３ビット単位でペア判定を行うので、高速判
定が可能であり、また、誤動作保護によりノイズの影響
を受けにくくしているので、ペア判定の信頼性を向上す
ることができる。
ＲＤＳにおけるバイフエ−ズ信号のデータペアを判定す
る場合に、３ビット単位でペア判定を行うので、高速判
定が可能であり、また、誤動作保護によりノイズの影響
を受けにくくしているので、ペア判定の信頼性を向上す
ることができる。
【図１】本発明によるペア判定回路の一実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】上記実施例の各部の動作説明図である。
【図３】バイフエ−ズ信号を示す図である。
【図４】従来のデータペア判定回路を示すブロック図で
ある。
ある。
２０１ データクロック発生器 ２０２ ６進カウンタ ２０３ インバータ ２０４ 選択器 ２０５ シフトレジスタ ２０６ イクスクル−シブノアゲ−ト ２０７ イクスクル−シブオアゲ−ト ２０８ アンドゲ−ト ２０９ ノアゲ−ト ２１０ 論理演算回路 ２１１ アップダウンカウンタ ２１２、２１３、２１４ 比較器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/49 H03M 5/12
Claims (1)
- 【請求項１】 連続する３つのハーフビット(ai、ai+
1、ai+2）のうち、aiとai+1 及びai+1とai+2をそれぞれ
同時に比較するハーフビット比較手段と、前記比較手段
の各比較結果が一致か不一致かをそれぞれ検出してバイ
フエ−ズ信号のペアを判定するペア判定手段と、前記ハ
ーフビットの前半の２つのペアaiとai+1または後半の２
つのペアai+1とai+2のうち、以前のペアの組み合わせと
異なるペアの検出回数が増大して所定の閾値を越えたと
きに、その異なるペアを新たなデータペアとして決定す
る誤動作防止手段と、からなるバイフエ−ズ信号のペア
判定回路であって、 前記誤動作防止手段は、前記ペア判定手段の出力に基づ
き、前記３つのハーフビットデータがペア判定可能なデ
ータか否かを演算し、前記３つのハーフビットデータが
ペア判定不能な「１０１」、「０１０」、「０００」、
「１１１」の場合には、新たなデータペアの決定を行わ
ないことを特徴とするバイフエ−ズ信号のペア判定回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268294A JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
| EP95111616A EP0695065A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
| EP07008028A EP1804449A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
| US08/505,977 US5778031A (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal having a high noise immunity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268294A JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837543A JPH0837543A (ja) | 1996-02-06 |
| JP3281724B2 true JP3281724B2 (ja) | 2002-05-13 |
Family
ID=15946415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17268294A Expired - Lifetime JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281724B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289465A (ja) | 1996-04-22 | 1997-11-04 | Sanyo Electric Co Ltd | Ｒｄｓ信号識別装置 |
| JP3244428B2 (ja) * | 1996-04-22 | 2002-01-07 | 三洋電機株式会社 | データ復調装置 |
-
1994
- 1994-07-25 JP JP17268294A patent/JP3281724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0837543A (ja) | 1996-02-06 |
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