JP3281724B2 - バイフエ−ズ信号のペア判定回路 - Google Patents
バイフエ−ズ信号のペア判定回路Info
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Description
tem)におけるバイフエ−ズ信号のデータペアを判定す
る判定回路に関する。
するRDS放送には、バイフエ−ズBPSK信号が用い
られており、このバイフエ−ズBPSK信号を復調する
とバイフエ−ズ信号が得られる。
1”を”10”で、”0”を”01”で表すような信号
である。従って、復号の際にはどのハーフビットとハー
フビットがペアになっているかを判定する必要がある。
一例として、図4のような回路が使用されている。即
ち、同図に於て、シフトレジスタ101に順次入力される
バイフエ−ズ信号の連続する3つのハーフビットを2ビ
ットずつ比較し、シフトレジスタ101のハーフビットデ
ータa0、a1、a2のうち、a0とa1が同一ならばイクスクル
−シブノアゲ−ト102の出力が1となり、且つ、a1とa2
が異なっていればイクスル−シブオアゲ−ト103の出力
が1となり、アンドゲート104の出力が1となって、R
Sフリップフロップ106がリセットされるので、このフ
リップフロップの出力が0となり、a1とa2がペアである
と判定される。一方、a0とa1が異なっていればイクスク
ル−シブノアゲ−ト102の出力が0となり、且つ、a1とa
2が同一ならばイクスクル−シブオアゲ−ト103の出力が
0となり、ノアゲート105の出力が1となってRSフリ
ップフロップ106がセットされるので、このフリップフ
ロップの出力が1となり、a0とa1がペアであると判定さ
れる。
ようなバイフエ−ズ信号ペア判定回路では、例えばノイ
ズにより入力データが変化し”101”のような3つの
ハーフビットがシフトレジスタ101に入力された場合は
判定不能になるという問題があった。
に判定が可能で、しかもノイズに強いバイフエ−ズ信号
のペア判定回路を提供することを目的とするものであ
る。
ズ信号のペア判定回路は、連続する3つのハーフビット
(ai、ai+1、ai+2)のうちのaiとai+1 及びai+1とai+2を
それぞれ同時に比較するハーフビット比較手段と、前記
比較手段の各比較結果が一致か不一致かをそれぞれ検出
してバイフエ−ズ信号のペアを判定するペア判定手段
と、前記ハーフビットの前半の2つのペアaiとai+1また
は後半の2つのペアai+1とai+2のうち、以前のペアの組
み合わせと異なるペアの検出回数が増大して所定の閾値
を越えたときに、その異なるペアを新たなデータペアと
して決定する誤動作防止手段と、からなるバイフエ−ズ
信号のペア判定回路であって、前記誤動作防止手段は、
前記ペア判定手段の出力に基づき、前記3つのハーフビ
ットデータがペア判定可能なデータか否かを演算し、前
記3つのハーフビットデータがペア判定不能な「10
1」、「010」、「000」、「111」の場合に
は、新たなデータペアの決定を行わないことを特徴とす
る。
号の3つのハーフビットの全データパターンである8パ
ターン中の”001”、”011”、”100”、”1
10”を用いてペアの判定を行う。また、ノイズの影響
により発生する他の4データパターンについては、誤動
作保護をかけるように作用する。
施例について詳細に説明する。尚、205〜209は図4の従来
例の101〜105とそれぞれ同じ構成であり、これらの回路
によってデータペア判定手段を構成している。
−ズ信号のハーフビットに同期している。202は6進カ
ウンタで、データクロック発生器210の出力をカウント
する。203はインバータで、6進カウンタ202のLSB出
力を反転する。204は選択器で、後述する第1比較器212
の出力によってインバータ203の出力と6進カウンタ202
のLSB出力のいずれか一方を選択する。210は論理演
算回路で、6進カウンタ202の出力カウント値をC入
力、アンドゲート208の出力をA入力、ノアゲ−ト209の
出力をB入力、後述する第2比較器213の出力をD入
力、同じく第3比較器214の出力をE入力とし、これら
に対して、 X=((C=2)・B+(C=5)・A)・D (1) Y=((C=2)・A+(C=5)・B)・E (2) で表される出力X及びYを算出する演算を行う。
ータクロック発生器201のクロック出力をカウント入力
とし、論理演算回路210の出力Xが入力されればカウン
トアップし、出力Yが入力されればカウントダウンす
る。212は第1比較器で、アップダウンカウンタ211のカ
ウント出力が所定の閾値α1以上(≧α1)ならば選択器
204がインバータ203の出力を選択するように制御する。
213は第2比較器で、アップダウンカウンタ211のカウン
ト出力が所定の閾値α2以下(≦α2)であれば、論理演
算回路210にD入力を与える。214は第3比較器で、アッ
プダウンカウンタ211の出力が所定の閾値α3以上(≧α
3)ならば、論理演算回路210にE入力を与える。
ペア判定手段に対する誤動作防止手段を構成している。
本実施例は以上のように構成されており、次にその動作
について説明する。
タが図2のようにa0より順にシフトレジスタ205に入力
されるものとすると、この時、6進カウンタ202のカウ
ント値は図2(b)のようになる。また、6進カウンタ202
のLSB出力は図2(c)のようになり、インバータ203の
出力は図2(d)のようになる。
に、連続する3つのハーフビット毎、即ち、6進カウン
タ202の出力が2の時と5の時に行う。まず、6進カウ
ンタ202の出力が2の場合は、前半の3ビットa0〜a2がシ
フトレジスタ205にa0より順に入っている状態であっ
て、6進カウンタ202のカウント出力Cは2となる。図
4で説明したように、上記3ビットのうちa0とa1が異な
っていれば、イクスクル−シブノアゲート206の出力が
0となり、a1とa2が同一ならばイクスクル−シブオアゲ
ート207の出力も0となり、アンドゲ−ト208の出力が
0、ノアゲート209の出力が1となって、これが論理演
算回路210の入力A及びBとなる。
存在しないとすると、論理演算回路210の出力XとY
は、前述の(1)式と(2)式に基づいて、X=1、Y
=0となるから、アップダウンカウンタ211は1だけカウ
ントアップする。
は、後半の3ビットa3〜a5がシフトレジスタ205にa3よ
り順に入っている状態であって、6進カウンタ202の出
力Cは5となる。図4で説明したように、上記3ビット
のうちa3とa4が同一ならば、イクスクル−シブノアゲー
ト206の出力が1となり、a4とa5が異なっていればイク
スクル−シブオアゲート207の出力も1となり、アンド
ゲート208の出力が1、ノアゲート209の出力が0となっ
てこれが論理演算回路210の入力A及びBとなる。
存在しないとすると、論理演算回路210の出力XとY
は、前述の(1)式と(2)式に基づいて、X=1、Y
=0となるから、アップダウンカウンタ211はこの場合も
1だけカウントアップする。
続けるとカウンタ211は無限にカウントアップされるの
で、論理演算回路210は第2比較器213からのD入力によ
りカウントアップを制限する。即ち、今、第2比較器21
3の所定の閾値α2を5とすると、アップダウンカウンタ
211のカウント値が5以下のときのみ、第2比較器213の
出力が1となって、(1)式に基づく論理演算回路210
の出力Xが1になり、上記カウンタ211がカウントアッ
プする訳である。
1とすると、このとき第1比較器212の出力が1となる
ので、選択器204はインバータ203の出力(図2のd)を
選択して出力する。
にバイフエ−ズ信号の連続する3つのハーフビットのう
ち前半の2つがペアであると判定し、選択器204の出力
が0の場合に後半の2つがペアであると判定するものと
しているから、今の場合、バイフエ−ズ信号のペアは(a
0,a1)、(a2,a3)、(a4,a5)・・・となる。
らX=0、Y=1が出力されてアップダウンカウンタ21
1が1だけダウンカウントしても、その時のカウント値
が第1比較器212の所定の閾値1より大きいなら、X=
0、Y=1が出力されたのはシフトレジスタ205内の3
ビットのデータがノイズ等によって一時的に誤ったから
であると判断し、引き続き上記の通り(a0,a1)、(a2,a
3)、(a4,a5) ・・・のペアであると判断する。
タが”010”のようなデータになり、論理演算回路21
0の出力がX=0、Y=0となった場合は、アップダウ
ンカウンタ211はカウントアップもカウントダウンもし
ないが、このときのカウント値が第1比較器212の所定
の閾値1より大きいなら、3ビットデータが誤ったから
であると判断をし、この場合も上記の通り(a0,a1)、(a2,
a3)、(a4,a5)・・・のペアであると判断する。
ジスタ205にa0より順に入っている場合であって、a0とa
1が同一でa1とa2が異なっている時を考える。この時は
ゲート206、207の出力はいずれも1となってアンドゲー
ト208の出力が1、ノアゲ−ト209の出力が0となり、こ
れが論理演算回路210のA及びB入力となる。
存在しないとすると、論理演算回路210の出力XとY
は、前述の(1)式と(2)式に基づいて、X=0、Y
=1となるから、アップダウンカウンタ211は1だけカウ
ントダウンする。
ジスタ205にa3より順に入っている場合であって、a3とa
4が異なりa4とa5が同一である時を考えると、この時は
ゲート206、207の出力はいずれも0となってアンドゲー
ト208の出力が0、ノアゲート209の出力が1となり、こ
れが論理演算回路210のA及びB入力となる。
存在しないとすると、論理演算回路210の出力XとY
は、前述の(1)式と(2)式に基づいて、この場合も
X=0、Y=1となり、アップダウンカウンタ211は1だ
けカウントダウンする。
続けるとカウンタ211は無限にカウントダウンされるの
で、第3比較器214からのE入力によりカウントダウン
を制限する。即ち、今、第3比較器214の所定の閾値α3
を−4 すると、アップダウンカウンタ211のカウント値
が−4以上のときのみ、第3比較器214の出力が1とな
って、(2)式に基づく論理演算回路210の出力Yが1
になり、上記カウンタ211がカウントダウンする訳であ
る。
1なので、このとき第1比較器212の出力が0となり、
選択器204は6進カウンタ202のLSB出力(図2のc)
を選択して出力する。
の出力が1の場合にバイフエ−ズ信号の連続する3つの
ハーフビットのうち前半の2つがペアであると判定し、
選択器204の出力が0の場合に後半の2つがペアである
と判定するものとしているから、今の場合、バイフエ−
ズ信号のペアは(a1,a2)、(a3,a4)、(a5,a6)・・・と
なるのである。
較器213の閾値と、第3の比較器214の閾値は、バイフエ
−ズ信号のハ−フビットの誤率に応じて、マイコンによ
り自動制御するようにしてもよい。
度により第1の比較器212の閾値と、第2の比較器213の
閾値と、第3の比較器214の閾値をマイコンにより自動
制御してもよい。
ノイズによる誤動作が所定の回数だけ連続して発生した
場合に、データペアを新たに判定して決定するようにし
てもよい。
RDSにおけるバイフエ−ズ信号のデータペアを判定す
る場合に、3ビット単位でペア判定を行うので、高速判
定が可能であり、また、誤動作保護によりノイズの影響
を受けにくくしているので、ペア判定の信頼性を向上す
ることができる。
示すブロック図である。
ある。
Claims (1)
- 【請求項1】 連続する3つのハーフビット(ai、ai+
1、ai+2)のうち、aiとai+1 及びai+1とai+2をそれぞれ
同時に比較するハーフビット比較手段と、前記比較手段
の各比較結果が一致か不一致かをそれぞれ検出してバイ
フエ−ズ信号のペアを判定するペア判定手段と、前記ハ
ーフビットの前半の2つのペアaiとai+1または後半の2
つのペアai+1とai+2のうち、以前のペアの組み合わせと
異なるペアの検出回数が増大して所定の閾値を越えたと
きに、その異なるペアを新たなデータペアとして決定す
る誤動作防止手段と、からなるバイフエ−ズ信号のペア
判定回路であって、 前記誤動作防止手段は、前記ペア判定手段の出力に基づ
き、前記3つのハーフビットデータがペア判定可能なデ
ータか否かを演算し、前記3つのハーフビットデータが
ペア判定不能な「101」、「010」、「000」、
「111」の場合には、新たなデータペアの決定を行わ
ないことを特徴とするバイフエ−ズ信号のペア判定回
路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17268294A JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
EP07008028A EP1804449A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
US08/505,977 US5778031A (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal having a high noise immunity |
EP95111616A EP0695065A3 (en) | 1994-07-25 | 1995-07-24 | Decoding circuit for bi-phase BPSK signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17268294A JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0837543A JPH0837543A (ja) | 1996-02-06 |
JP3281724B2 true JP3281724B2 (ja) | 2002-05-13 |
Family
ID=15946415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17268294A Expired - Lifetime JP3281724B2 (ja) | 1994-07-25 | 1994-07-25 | バイフエ−ズ信号のペア判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3281724B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3244428B2 (ja) * | 1996-04-22 | 2002-01-07 | 三洋電機株式会社 | データ復調装置 |
JPH09289465A (ja) | 1996-04-22 | 1997-11-04 | Sanyo Electric Co Ltd | Rds信号識別装置 |
-
1994
- 1994-07-25 JP JP17268294A patent/JP3281724B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0837543A (ja) | 1996-02-06 |
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Legal Events
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