JP3263568B2 - 誤り訂正装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＤＳ放送信号やＦＭ
多重放送信号等のように、予め誤り訂正符号が付加され
た信号を受信して、誤り訂正処理を実行する誤り訂正装
置に関する。

【０００２】

【従来の技術】放送信号等を受信する場合、フェージン
グなどの伝送路上で発生する妨害などにより、受信され
た信号は一般にノイズを多く含んでおり、受信信号をデ
ジタルデータに復調する復調回路では、正確に０か１か
を判定できないことがある。そこで、従来のＲＤＳ放送
受信機やＦＭ多重放送受信機においては、復調回路によ
って復調されたデータに対し、誤り訂正処理を施してデ
ータの正確性を向上させるようにしていた。

【０００３】

【発明が解決しようとする課題】従来の復調回路では、
本来のデータが１であってもノイズによりそのレベルが
１に近い０となったような場合、復調回路では１ではな
く０と判定してしまう。このような誤判定ビットの数及
び位置が、誤り訂正回路の訂正能力の範囲内であれば、
誤り訂正処理により訂正されるので問題ないが、もし訂
正能力範囲を超えるようなときは訂正が不可能になって
しまう。

【０００４】例えば、ＲＤＳ放送受信機の誤り訂正回路
では、誤りビット間隔が５ビット以下のときは５ビット
まで訂正可能であるが、間隔が５ビットを越えると２ビ
ットの誤りでさえ訂正することができない。

【０００５】

【課題を解決するための手段】本発明は、入力信号を復
調して復調データパターンを出力すると共に、該復調デ
ータパターンの各復調データの確からしさを示す信頼度
情報ビットを復調データに対応して出力する復調回路
と、前記信頼度情報ビットが所定レベルである復調デー
タを操作して復調データパターンが取り得る可能性のあ
る全ての組み合わせの復調データパターンを生成する生
成回路と、誤り訂正を実行する誤り訂正回路と、前記出
力された信頼度情報ビットのうち所定レベルの信頼度情
報ビットのビット数を判定するビット数判定回路とを備
え、前記生成回路は、前記判定したビット数が所定値を
越えたか否かを判定し、越えていないときは前記生成し
た全ての組み合わせの復調データパターンを前記誤り訂
正回路に送出し、越えているときは前記復調回路からの
復調データパターンのみを前記誤り訂正回路に送出する
よう制御する誤り訂正制御回路とを備えたことを特徴と
する。

【０００６】また、本発明では、前記生成回路は、前記
所定レベルの信頼度情報ビットを入力し、前記所定レベ
ルの信頼度情報ビットに対応する復調データが取り得る
可能性のある全ての組み合わせのビットデータを順次出
力するビットデータ発生回路と、前記復調データパター
ンのうち所定レベルの信頼度情報ビットに対応する復調
データを前記全ての組み合わせのビットデータに順次変
更して、前記全ての組み合わせの復調データパターンを
順次出力する論理回路を有することを特徴とする。

【０００７】また、本発明では、前記生成回路は、前記
復調データパターン及び信頼度情報ビットを各々取り込
み互いに同期してシフト動作を行う第１及び第２のシフ
トレジスタを有し、前記ビット数判定回路は、前記第２
のシフトレジスタに取り込まれた信頼度情報ビットのう
ち所定レベルの信頼度情報ビットのビット数ｎを判定す
る構成であって、前記ビットデータ発生回路は、前記第
１及び第２のシフトレジスタが行う２のｎ乗サイクルの
シフト動作のうち何サイクル目のシフト動作であるかを
カウントする第１のカウンタと、１サイクルのシフト動
作中に現れる前記所定レベルの信頼度情報ビットの出現
回数をカウントする第２のカウンタとを含み、前記所定
レベルの信頼度情報ビットを入力して前記第１及び第２
のカウンタの内容に応じて、前記所定レベルの信頼度情
報ビットに対応する復調データが取り得る可能性のある
全ての組み合わせのビットデータを各サイクル毎に順次
出力し、前記論理回路は、前記各サイクル毎に所定レベ
ルの信頼度情報ビットに対応する復調データを前記順次
出力されるビットデータに変更して、前記全ての組み合
わせの復調データパターンを順次前記誤り訂正回路に出
力することを特徴とする。

【０００８】また、本発明では、前記ビットデータ発生
回路は、前記誤り訂正回路に含まれることを特徴とす
る。

【０００９】

【作用】本発明では、復調回路において復調データの確
からしさを示す信頼度情報ビットが出力され、所定レベ
ルの信頼度情報ビットの数がビット数判定回路で判定さ
れ、このビット数が所定値を越えないときは、復調デー
タが取り得る可能性のある全ての復調データパターンが
生成され、これらの全てのデータパターンに対して誤り
訂正回路が実行されるので、誤り訂正回路の訂正能力範
囲を越えるような場合でも、確実に誤り訂正が実現さ
れ、また、所定値を越えるときは、通常の誤り訂正が行
われるので、復調データが余りにも不確かなときは、信
頼度情報ビットを用いることによる誤訂正が防止され
る。

【００１０】

【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、１ブロックのデータが、誤り訂正ビットを
含む全２６ビットで構成されるＲＤＳ信号を誤り訂正す
る例について説明する。図１において、１は受信したＲ
ＤＳ放送信号を復調して１ブロック単位の復調データパ
ターンを出力すると共に、１ブロックの復調データパタ
ーンの各ビットデータ毎にその確からしさを示す信頼度
情報ビットＴを出力する復調回路、４は１ブロックの復
調データパターンをスイッチ２を介して取り込み、取り
込んだ復調データパターンのシフト動作を複数サイクル
繰り返す２６ビット構成の第１シフトレジスタ、５は１
ブロックの復調データパターンに対応する２６ビットの
信頼度情報ビットをスイッチ３を介して取り込み、取り
込んだ２６ビットの信頼度情報ビットのシフト動作を複
数サイクル繰り返す２６ビット構成の第２シフトレジス
タ、６は復調データに基づき同期タイミング信号を発生
する同期再生回路、７は誤り訂正の制御を行う誤り訂正
制御回路、８は第２シフトレジスタ５に取り込まれた信
頼度情報ビットのうち１レベルであるビットの数を判定
するビット数判定回路、９は誤り訂正制御回路７から出
力されるイネーブル信号ＥＮにより第２シフトレジスタ
５から出力される信頼度情報ビットの通過を制御するＡ
ＮＤゲート、１０は第１シフトレジスタ４の出力とＡＮ
Ｄゲート９の出力との排他的論理和をとるＥＸＯＲゲー
ト、１１はＥＸＯＲゲート１０からのデータを入力して
誤り訂正を実行する誤り訂正回路、１２は誤り訂正結果
と第１シフトレジスタからの復調データとの信号間距離
を、第２シフトレジスタ５からの信頼度情報ビットに基
づいて測定する信号距離測定回路、１４はＡＮＤゲート
１３を介して誤り訂正が成功したものについて信号間距
離を入力しその最小値を判定する最小値判定回路であ
る。

【００１１】スイッチ２，３は、誤り訂正制御回路７か
らのスイッチ切換信号ＳＷ１，ＳＷ２により切換が行わ
れ、シフトレジスタ４，５は誤り制御回路７からの同一
のクロック信号ＣＬに応じて同期してシフト動作を行
う。また、誤り訂正制御回路７は、シフトレジスタ２，
３が行うシフト動作のサイクル数をカウントするループ
カウンタ２１と、１サイクル中に第２シフトレジスタ５
から出力される１レベルの信頼度情報ビットの数をカウ
ントする順序カウンタ２０と、ビット判定回路８で判定
されたビット数ｎが基準値Ｎより大きいか否かを識別す
る識別回路２２とを備えており、外部からの制御信号Ａ
により基準値Ｎが２ビットもしくは４ビットの何れかに
設定されるよう構成されている。

【００１２】ところで、最小値判定回路は、ＡＮＤゲー
ト１３を介して入力された信号間距離ｍを基準値Ｍと比
較し、基準値Ｍより小さいときのみ既に記憶されている
最小値より小さいか否かの判定に移り、この判定で小さ
いときのみ最小値の更新を行う。尚、図１においては、
誤り訂正回路１１で訂正が成功したことを示す訂正ＯＫ
／ＮＧ信号を、最小値判定回路１４の入力側に挿入され
たＡＮＤゲート１３に入力して、訂正が成功したデータ
パターンの信号間距離のみを最小値判定回路１４に入力
するようにしたが、信号距離測定回路１２で誤りが成功
したデータパターンのみについて信号間距離を測定する
ようにしてもよい。

【００１３】以下、図２〜図４を参照して、本実施例の
動作を説明する。まず、復調回路１は、図２に示すよう
に、入力されるアナログの受信信号を第１のスレッショ
ルドレベルＶ０と比較し、受信信号レベルがＶ０より大
きいときは１レベル、小さいとは０レベルの復調データ
を出力する。更に、この復調回路１では、復調データの
確からしさを検出するために、受信信号レベルを第２及
び第３のスレッショルドレベルＶＨ，ＶＬと比較し、受
信信号レベルがＶＨより大きいかもしくはＶＬより小さ
いとき、０レベルの信頼度情報ビットを出力し、受信信
号レベルがＶＨとＶＬの間にあるとき、１レベルの信頼
度情報ビットを出力する。つまり、復調データの確から
しさの度合いが大きいとき０レベルの信頼度情報ビット
を出力し、度合いが小さいとき１レベルの信頼度情報ビ
ットを出力する。

【００１４】そこで、今、受信した真のデータパターン
が図３アのＤＤの如きデータであり、復調回路１から、
図３イに示す復調データパターンＤ０とこの復調データ
パターンに対応する図３ウに示す信頼度情報ビット列Ｔ
０が出力されたとする。復調回路１から復調データ及び
信頼度情報ビットが出力されているときは、誤り訂正制
御回路７がスイッチ切換信号ＳＷ１，ＳＷ２を１レベル
とするので、スイッチ２，３は図中上側に切り換えら
れ、第１シフトレジスタ４に１ブロック２６ビットの復
調データパターンが、そして、第２シフトレジスタ５に
同様に１ブロック２６ビットの信頼度情報ビット列が取
り込まれる。各データが取り込まれると、誤り訂正制御
回路７がスイッチ切換信号ＳＷ１，ＳＷ２を０レベルと
するので、スイッチ２，３は図中下側に切り換えられ、
シフトレジスタ４，５には各々自己の出力が帰還され、
取り込まれたデータをサイクリックにシフト動作するこ
とが可能な状態となる。

【００１５】ここで、ビット数判定回路８によって、第
２シフトレジスタ５に取り込まれた全信頼度情報ビット
のうち１レベルの信頼度情報ビットの数ｎが判定され
る。このビット数ｎは、誤り訂正制御回路７により取り
込まれ、内部の識別回路２２によって基準値Ｎより大き
いか否かが識別される。そして、基準値より大きいとき
は、信頼度情報ビットを用いない通常の誤り訂正動作
（以下、硬判定誤り訂正動作と呼ぶ）を行い、基準値よ
り小さいか等しいときは信頼度情報ビットを用いた軟判
定誤り訂正動作を行う。また、誤り訂正が硬判定により
行われたのか軟判定により行われたかを次段に知らせる
ために、誤り訂正制御回路７は、硬判定か軟判定かを示
す制御信号硬／軟を発生する。

【００１６】信頼度情報ビットが１レベルであるとき
は、対応する復調データは１と０の両方の可能性があ
り、このため、軟判定時には、復調データとして取り得
る可能性のある全ての組合わせの復調データパターンを
内部で生成し、これら全ての組合わせの復調データパタ
ーンに対して誤り訂正処理を実行するようにしている。
図３イ，ウに示す例では、２６ビットのデータのうち、
１２ビット目と２０ビット目に信頼度情報ビットが１レ
ベルである復調データ０が存在する。そこで、これらの
２ビットについて可能性のあるビットパターンは、「０
０」，「１０」，「０１」，「１１」の４通りであり、
従って、復調データパターンとして可能性のある全ての
組合わせの復調データパターンは、図３エ，オ，カ，キ
に示すＤ１〜Ｄ４までの４パターンである。よって、軟
判定誤り訂正時には、この４パターンに対して順次誤り
訂正を実行する。

【００１７】ビット数判定回路８で判定したビット数が
ｎであれば、上記可能性のある全ての組合わせの数は２
のｎ乗であるので、誤り訂正回路１１での処理回数も２
のｎ乗回となる。このため、第１及び第２のシフトレジ
スタ４，５のシフト動作は２のｎ乗サイクル繰り返すこ
とが必要となり、その回数を誤り訂正制御回路７内のル
ープカウンタ２１でカウントするようにしている。ま
た、誤り訂正制御回路７内の順序カウンタ２０は、１サ
イクル中に現れる１レベルの信頼度情報ビットの数をカ
ウントするカウンタであり、誤り訂正制御回路７は、こ
れら２つのカウンタの内容に応じてＡＮＤゲート９への
イネ−ブル信号ＥＮを制御する。

【００１８】即ち、ループカウンタ２１が０となる第１
サイクルで、シフトレジスタ４，５のシフト動作により
第２シフトレジスタ５から１２ビット目の信頼度情報ビ
ット１が出力されると、順序カウンタ２０の内容が１と
なり、誤り訂正制御回路７はイネ−ブル信号ＥＮを０レ
ベルとする。このため、ＡＮＤゲート９では信頼度情報
ビット１の通過が阻止されて、ＡＮＤゲ−ト９の出力は
０を維持し、ＥＸＯＲゲート１０では第１シフトレジス
タ４からの復調データ０がそのまま出力される。シフト
動作が更に進み、第２シフトレジスタ５から２０ビット
目の信頼度情報ビット１が出力されると、順序カウンタ
２０がカウントアップして２となり、このとき、誤り訂
正制御回路７はイネ−ブル信号ＥＮを０レベルとする。
従って、上述と同様、ＡＮＤゲート９，ＥＸＯＲゲート
１０の出力は０となり、第１シフトレジスタ４からの復
調データ０がそのまま出力される。尚、第２シフトレジ
スタ５から０レベルが出力されたときは、ＡＮＤゲート
９の出力が常に０になるので、ＥＸＯＲゲート１０から
は第１シフトレジスタ４から出力される復調データがそ
のまま出力される。

【００１９】よって、シフト動作の第１サイクルにおい
ては、復調データと全く同一の図３エに示すデータパタ
ーンＤ１が誤り訂正回路１１に入力され、このパターン
に対して誤り訂正処理が実行される。次に、シフト動作
の第２サイクルにおいては、ループカウンタ２１の内容
が１にカウントアップされ、第２シフトレジスタ５から
１２ビット目の１が出力されて順序カウンタ２０が１と
なると、今度は、誤り訂正制御回路７はイネ−ブル信号
ＥＮを１レベルとする。このため、ＡＮＤゲート９の出
力は１となり、第１シフトレジスタ４から出力された復
調データ０はＥＸＯＲゲート１０で反転され１となる。
２０ビット目の１が出力されて順序カウンタ２０が２に
なると、誤り訂正制御回路７はイネ−ブル信号ＥＮを０
レベルと、これによって、復調データ０はＥＸＯＲゲー
ト１０からそのまま出力される。よって、この第２サイ
クルでは、図３オに示すデータパターンＤ２が誤り訂正
回路１１に入力される。

【００２０】以下、第３サイクルにおいては、ループカ
ウンタ２１が２になり、順序カウンタ２０が１となった
ときにイネ−ブル信号ＥＮを０レベルとし、順序カウン
タ２０が２になったときにイネ−ブル信号ＥＮを１レベ
ルとする。従って、この場合は、１２ビット目が０とな
り、２０ビット目が１となる図３カに示すデータパター
ンＤ３がＥＸＯＲゲート１０から出力される。そして、
最後の第４サイクルにおいては、ループカウンタ２１が
３になり、順序カウンタ２０が１，２となったとき共に
イネ−ブル信号ＥＮを１レベルとし、これによって、１
２ビット目と２０ビット目とが共に１となる図３キに示
すデータパターンＤ４がＥＸＯＲゲート１０から出力さ
れる。

【００２１】このようにして、４通りのデータパターン
Ｄ１〜Ｄ４が、順次誤り訂正回路１１に入力され、ここ
で、順次誤り訂正処理が実行される。誤り訂正処理が成
功したときは訂正ＯＫ／ＮＧ信号が１となり、失敗した
ときは０となる。複数のデータパターンのうち唯一のデ
ータパターンのみ訂正が成功すれば、その誤り訂正結果
を最終的な訂正結果とすればよいが、複数のデータパタ
ーンにおいて訂正が成功することもある。そこで、以下
の処理を更に行うようにしている。

【００２２】まず、誤り訂正結果と第１及び第２シフト
レジスタ４，５からの復調データ及び信頼度情報ビット
を、信号距離測定回路１２に入力し、図４に示す法則に
基づいて各ビット毎に誤り訂正結果と復調データとの信
号間距離を算出し、それらを１ブロック分積算してデー
タパターン毎の信号間距離を測定する。そして、ＡＮＤ
ゲート１３を介して訂正に成功したデータパターンの信
号間距離のみを最少値判定回路１４に送出し、ここで、
上述した方法で最少値の判定を行う。誤り訂正制御回路
７は、信号間距離が最小となったデータパターンに対応
するループカウンタ２１の値を記憶し、再び、この値を
ループカウンタ２１にセットして、信号間距離が最小と
なったデータパターンを再度発生させ、誤り訂正回路１
１に出力する。そして、この際の誤り訂正結果を最終的
な訂正結果として次段に送出する。

【００２３】図３の例で、データパターンＤ２〜Ｄ４の
３つのデータパターンについて訂正が成功し、その誤り
結果が図３ク，ケ，コに示すＤＣ１，ＤＣ２，ＤＣ３に
なったとすると、これらについて、図４に基づき信号間
距離を測定すると、信号間距離はそれぞれ１０，９，１
０となる。従って、この場合は、最少値判定回路１４に
おいて最少値が９と決定され、対応するデータパターン
Ｄ３の誤り訂正結果ＤＣ２が最終的な訂正結果として採
用される。

【００２４】尚、上述の実施例においては、信号間距離
が最小となるデータパターンについて２度誤り訂正を行
うようにしたが、各データパターンに対する誤り訂正結
果を訂正処理時にバッファメモリ等に記憶しておき、信
号間距離が最小となったデータパターンの誤り訂正結果
をこのバッファメモリから読み出すようにしてもよい。
あるいは、最少値の判定の際に、すでに記憶されている
信号間距離より小さいと判定されたときのみにバッファ
メモリの誤り訂正結果を書き替えるようにして、最後に
バッファメモリに残った訂正結果を最終的な結果として
採用するようにしてもよい。

【００２５】ところで、最小値判定回路１４で、全ての
データパターンの信号間距離が基準値Ｍより大きい場合
には、最小値として初期値が残ってしまう。このような
場合には、誤り訂正制御回路７は、次段に誤り訂正処理
が成功しなかったことを示す誤り訂正ＮＧ信号を出力
し、これによって次段の回路では、出力された誤り訂正
結果を利用しないようにする。

【００２６】次に、ビット数判定回路８で判定したビッ
ト数ｎが基準値Ｎを越えるとき実行される硬判定誤り訂
正について、以下説明する。ビット数ｎが基準値を超え
るということは、復調データがきわめて不確かな状態に
あることを示している。このような状況において、信頼
度情報ビットを用いた軟判定誤り訂正を実行すると、誤
って訂正が成功してしまう可能性が高くなり、かえって
誤訂正が増加することとなる。そこで、本実施例では、
このような場合に以下のような硬判定誤り訂正を行うよ
うにしている。

【００２７】即ち、この硬判定においては、誤り訂正制
御回路７は常に０レベルのイネーブル信号ＥＮを出力
し、このため、ＡＮＤゲート９の出力は常に０となり、
ＥＸＯＲゲート１０では第１シフトレジスタ４の出力が
そのまま通過することとなる。従って、この判定時に
は、復調回路１から出力された復調データのみが誤り訂
正回路１１に入力され、他の復調データパターンの生成
は行われない。そして、この誤り訂正結果が最終的な結
果として次段に送出される。

【００２８】

【発明の効果】本発明によれば、信頼度情報ビットを用
いて、誤り訂正回路の訂正能力を超えるようなデータに
ついても誤り訂正が可能となり、誤訂正の発生を極力抑
えることができるようになる。しかも、余りにもデータ
が不確かな場合には、信頼度情報ビットを用いることに
よる誤訂正を確実に防止することができるようになる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図であ
る。

【図２】実施例における復調回路の動作を説明するため
の説明図である。

【図３】実施例における各種のデータパターンを示す説
明図である。

【図４】実施例における信号間距離を測定する法則を示
す図である。

【符号の説明】

１ 復調回路 ２，３ スイッチ ４ 第１シフトレジスタ ５ 第２シフトレジスタ ７ 誤り訂正制御回路 ８ ビット数判定回路 ９，１３ ＡＮＤゲート １０ ＥＸＯＲゲート １１ 誤り訂正回路 １２ 信号距離測定回路 １４ 最小値判定回路 ２０ 順序カウンタ ２１ ループカウンタ ２２ 識別回路

フロントページの続き (72)発明者 金子 弘 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 昭63−13444（ＪＰ，Ａ) 特開 平８−330979（ＪＰ，Ａ) 特開 昭62−277824（ＪＰ，Ａ) 特開 昭62−146033（ＪＰ，Ａ) 特開 昭62−136939（ＪＰ，Ａ) 米国特許4763331（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 27/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を復調して復調データパターン
   を出力すると共に、該復調データパターンの各復調デー
   タの確からしさを示す信頼度情報ビットを復調データに
   対応して出力する復調回路と、前記信頼度情報ビットが
   所定レベルである復調データを操作して復調データパタ
   ーンが取り得る可能性のある全ての組み合わせの復調デ
   ータパターンを生成する生成回路と、誤り訂正を実行す
   る誤り訂正回路と、前記出力された信頼度情報ビットの
   うち所定レベルの信頼度情報ビットのビット数を判定す
   るビット数判定回路とを備え、前記生成回路は、前記判
   定したビット数が所定値を越えたか否かを判定し、越え
   ていないときは前記生成した全ての組み合わせの復調デ
   ータパターンを前記誤り訂正回路に送出し、越えている
   ときは前記復調回路からの復調データパターンのみを前
   記誤り訂正回路に送出するよう制御する誤り訂正制御回
   路とを備えたことを特徴とする誤り訂正装置。
2. 【請求項２】 前記生成回路は、前記所定レベルの信頼
   度情報ビットを入力し、前記所定レベルの信頼度情報ビ
   ットに対応する復調データが取り得る可能性のある全て
   の組み合わせのビットデータを順次出力するビットデー
   タ発生回路と、前記復調データパターンのうち所定レベ
   ルの信頼度情報ビットに対応する復調データを前記全て
   の組み合わせのビットデータに順次変更して、前記全て
   の組み合わせの復調データパターンを順次出力する論理
   回路を有することを特徴とする請求項１記載の誤り訂正
   装置。
3. 【請求項３】 前記生成回路は、前記復調データパター
   ン及び信頼度情報ビットを各々取り込み互いに同期して
   シフト動作を行う第１及び第２のシフトレジスタを有
   し、前記ビット数判定回路は、前記第２のシフトレジス
   タに取り込まれた信頼度情報ビットのうち所定レベルの
   信頼度情報ビットのビット数ｎを判定する構成であっ
   て、前記ビットデータ発生回路は、前記第１及び第２の
   シフトレジスタが行う２のｎ乗サイクルのシフト動作の
   うち何サイクル目のシフト動作であるかをカウントする
   第１のカウンタと、１サイクルのシフト動作中に現れる
   前記所定レベルの信頼度情報ビットの出現回数をカウン
   トする第２のカウンタとを含み、前記所定レベルの信頼
   度情報ビットを入力して前記第１及び第２のカウンタの
   内容に応じて、前記所定レベルの信頼度情報ビットに対
   応する復調データが取り得る可能性のある全ての組み合
   わせのビットデータを各サイクル毎に順次出力し、前記
   論理回路は、前記各サイクル毎に所定レベルの信頼度情
   報ビットに対応する復調データを前記順次出力されるビ
   ットデータに変更して、前記全ての組み合わせの復調デ
   ータパターンを順次前記誤り訂正回路に出力することを
   特徴とする請求項２記載の誤り訂正装置。
4. 【請求項４】 前記ビットデータ発生回路は、前記誤り
   訂正回路に含まれることを特徴とする請求項２乃至３記
   載の誤り訂正装置。