KR100244190B1 - 동기신호 검출회로 - Google Patents

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Abstract

자기기록 재생장치에서의 동기신호 검출회로에 관한 것으로서, 특히 서브 코드 영역인지 메인 코드 영역인지에 따라 그리고, 시스템 상태에 따라 풀 매칭 또는 n 미스 매칭을 결정하고, 입력되는 데이터를 미리 정의한 동기 패턴과 비교한 후 결정된 매칭의 정도에 따라 동기 신호를 검출함으로써, 미싱되는 동기 신호를 최소화할 수 있고, 또한 윈도우 신호를 이용하여 오검출된 동기 신호를 1차로 제거하고, 그렇게 하고도 남은 오검출 동기 신호는 ID ECC 결과 출력되는 err_flag 신호에 의해 제거함으로써, 동기의 오검출을 최소화할 수 있으며, 시스템의 상태에 따라 또는, 서브 코드 영역과 메인 데이타 영역, 각 영역의 초기와 그밖의 부분에서의 윈도우 영역을 다르게 함으로써, 미싱되는 동기신호를 최소화할 수 있으며, 데이터를 재정렬하여 패러럴로 출력하므로 데이터 슬립이 발생하였을 때에도 오동작을 방지할 수 있다.

Description

동기신호 검출회로
본 발명은 자기기록 재생장치에 관한 것으로서, 특히 시스템의 상태에 따라 가변적으로 동기 신호를 검출하는 동기신호 검출회로에 관한 것이다.
통상, 기록시에 시리얼 데이터로 미리 정의한 비트 스트림인 동기 패턴은 동기신호 검출의 중요한 요소가 되는데 테이프의 손상, 신호의 열화, 드럼 회전 속도의 오차등으로 인하여 동기 패턴이 손상을 받으면 동기 신호의 검출이 이루어지지 않는 경우가 있다. 즉, 상기와 같은 원인들에 의해 동기 패턴에 오류가 발생하였거나, 데이터 패턴에 오류가 발생하여 동기패턴 형태로 검출되었거나, 동기 패턴과 동기 패턴 사이의 클럭수의 불일치등에 의해서 동기 신호의 검출이 이루어지지 않는 경우가 발생할 수 있다
따라서, 이러한 경우까지도 고려하여 동기 신호를 검출하는 방법으로 시리얼 방식이 많이 사용되고 있으며, 그 중 하나가 미국특허번호 제 4,275,466호에 개시되어 있고 그 구성은 도 1과 같다.
도 1을 보면, 입력 단자(111)로부터 시리얼 입력 데이터(Sd)가 쉬프트 레지스터(114)를 통하여 미리 정의된 동기패턴 매칭부(115)로 입력되고, 동기패턴 매칭부(115)는 동기 패턴과 동일한 신호가 입력되면 검출동기신호 Si를 발생시킨다.
그리고, PG 신호는 헤드가 트랙을 읽기 시작하였음을 알려주는 신호이며, 입력신호(PR)는 이 시스템의 기준 신호이다. 또한, SM 신호는 서치모드 셋팅신호로서 상기 PG 신호가 들어오면 하이로 되었다가 PG 신호 이후에 최초로 Si 신호가 발생하면 로우로 되어 Si를 최초의 동기 신호(Sync)로 인정하여준다.
또한, 동기 신호(Sync)는 카운터(122)의 클리어 신호로서 사용되어 동기블럭 단위로 카운팅하게되며, 상기 카운터(122)는 오아 게이트(118)의 출력으로부터 0부터 N-1까지 반복적으로 카운팅하여 주는데 앤드 게이트(123)에서 카운트된 동기신호( S1)을 찾게된다. 즉, 상기 카운터(122)는 상기 오아 게이트(118)의 출력을 카운팅하여 동기신호를 강제로 만들어주는 역할을 하는데, 카운터(122)의 값이 첫 번째 Si 이후에 발생하면 앤드 게이트(124)에 의하여 동기 신호로 인정하도록 한다.
그리고, CM 신호는 체크모드신호로서 검출동기신호(Si)가 카운트된 신호(S1)와 다를 때 하이로 되고 비교기(135)의 출력 Sc가 발생하면 로우로 떨어지게 된다. 즉, 검출된 동기신호(Si)가 검출되어야할 위치에서 검출되지 않았을 때 CM 신호는 하이가 되고, 상기 Sc 신호가 발생하면 로우가 된다. 따라서, Si 신호와 CM, Sc 신호가 모두 하이일 경우 동기 신호로 인정하게 된다.
그러나, 카운터(118)에서 나오는 출력을 보면 검출된 동기신호 Si와 카운트된 동기신호 S1 모두 동기로 인정하게 되는 결과가 된다. 또한, 동기 블록만큼 카운팅한 값과 동기 신호가 같아야만 동기로 인정하므로 동기 신호가 오검출되거나 동기 블록간의 클럭의 불일치가 발생하여 검출 동기 신호 Si와 강제 동기 신호 S1가 거의 동시에 발생하였을 때는 어느 것이 진짜 동기인지 모르므로 오동작을 유발할 수 있다.
또한, 데이터를 정렬해주어야 하는데 단지 시리얼 데이터를 지연시켜 보내기만 하므로 데이터 슬립(Slip)이 발생하였을 때 동기 신호는 제대로 검출되어도 데이터가 잘못되어 출력되므로 이후의 데이터 처리에 문제가 생길 수 있다.
그리고, 시스템의 상태와는 상관없이 한가지의 동기신호 패턴만을 미리 정의하고 이 동기신호 패턴에 일치하는 경우에만 동기 신호로 인정하므로, 동기 신호를 놓칠 확률이 크다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 시스템의 상태에 따라 동기 신호의 패턴이 매칭되는 정도를 달리하여 동기 신호를 검출하는 자기기록 재생장치의 동기신호 검출회로를 제공함에 있다.
본 발명의 다른 목적은 윈도우를 이용하여 동기 신호가 발생될 위치를 미리 정해주고 ID가 정확히 검출되어야 최종 동기로 결정함으로써, 동기 신호의 오검출을 방지하는 자기기록 재생장치의 동기신호 검출회로를 제공함에 있다.
본 발명의 또다른 목적은 입력되는 시리얼 데이터를 동기 신호 검출과 함께 재정렬된 병렬 데이터로 변환시킴으로써, 클럭 불일치에 의한 오동작을 방지하는 자기기록 재생장치의 동기신호 검출회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 자기기록 재생장치의 동기신호 검출회로는, 저장 매체에 기록된 정보의 재생시 시스템의 상태를 첵크하고 시스템의 상태에 따라 동기 신호 패턴 매칭 정도를 결정한 후 결정된 매칭 정도에 따라 입력 데이터에서 동기 신호를 검출함을 특징으로 한다.
본 발명은 윈도우 신호를 발생하는 윈도우 발생부를 구비하여, 상기 동기 발생부에서 발생된 동기 신호가 윈도우 영역안에 있을 경우에만 동기 신호로 인정하여 오검출된 동기 신호를 제거함을 특징으로 한다.
본 발명은 ID 신호를 검출하는 ID 처리부를 구비하여, ID 신호가 검출된 경우에만 상기 동기 발생부에서 발생된 동기 신호를 인정하여 오검출된 동기 신호를 제거함을 특징으로 한다.
본 발명은 상기 ID 처리부에서 출력되는 에러 플래그의 개수 또는 이너(Inner) ECC나 아웃터 ECC 후 출력되는 에러 플래그 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 한다.
본 발명은 시스템 첵크 상태에 따라 동기 패턴의 풀 매칭(m) 또는 n 미스 매칭(m-n, m〉n)을 결정함을 특징으로 한다.
본 발명은 시리얼 클럭을 검출 동기 신호에 동기시켜 패러럴 클럭으로 변환하는 패러럴 클럭 발생부와, 상기 패러럴 클럭 발생부에서 출력되는 패러럴 클럭 또는 동기 신호에 매칭시켜 시리얼 데이터를 재정렬하는 데이터 재정렬부를 더 구비함을 특징으로 한다.
도 1은 종래의 자기기록 재생장치의 동기신호 검출회로의 구성 블록도
도 2a는 트랙에 기록되는 데이터의 구조를 나타낸 도면
도 2b는 서브 동기 블록 구조를 나타낸 도면
도 2c는 메인 동기 블록 구조를 나타낸 도면
도 3은 재생시 데이터 처리의 흐름을 나타낸 구성 블록도
도 4는 본 발명에 따른 자기기록 재생장치의 동기신호 검출회로의 구성 블록도
도 5는 도 4의 동기 신호 검출부의 상세 블록도
도 6은 도 4의 윈도우 발생부의 상세 블록도
도 7은 도 4의 ID 처리부의 상세 블록도
도 8a 내지 도 8f는 도4의 각 부의 동작 파형도
도면의 주요부분에 대한 부호의 설명
31 : 영역 판별부 32 : 윈도우 발생부
33 : 쉬프트 레지스터 34 : 동기신호 검출부
35 : 시스템 첵크부 36 : 동기신호 결정부
37 : 패러럴 클럭 발생부 38 : 데이터 재정렬부
39 : ID 처리부
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 데이터의 구조를 나타낸 것으로서, 도 2a는 1 트랙내에 기록되는 데이터 영역을 나타낸 것으로서, 서브 코드 영역과 메인 데이타 영역으로 구분되고 그 사이에 마진이 있다. 상기 서브 코드 영역은 부가 영역으로서 인덱스 정보, 배속 정보등이 들어있고, 메인 데이타 영역은 화면을 구성하는 영상 정보가 들어있다. 도 2b는 서브 코드 영역의 동기 블록 구조이고, 도 2c는 메인 데이타 영역의 동기 블록 구조로서, 각각 2 바이트의 동기 패턴, 1 바이트의 ID 및 1 바이트의 ID 패리티, 실제 데이터인 서브 코드 데이터 또는 메인 데이터, 8 바이트의 패리티등으로 구성된다. 여기서, 서브 코드 영역의 동기 패턴과 메인 데이타 영역의 동기 패턴은 역상이다. 즉, 서브 코드 영역의 동기 패턴이 1111111100110011 이라면, 메인 데이타 영역의 동기 패턴은 0000000011001100이 된다.
도 3은 재생시 데이터를 처리하는 흐름을 나타낸 구성 블럭도로서, 기록시는 이의 역순으로 진행된다.
즉, 재생시 데이터 복구부(21)에서 복원된 데이터는 동기 검출부(22)로 입력되어 동기가 검출되고 데이터가 재정렬되어 패러럴로 출력된다. 상기 동기 검출부(22)에서 검출된 동기 신호와 정렬된 데이터는 ID 처리부(23)로 입력된다. ID 처리부(23)는 ID 검출 및 ID ECC를 수행한 후 ID의 검출 결과에 따라 최종 동기 신호를 결정한 후 검출된 동기 신호, ID, 및 정렬 데이터를 디스크램블부(24)로 출력한다. 즉, 기록시에 스크램블부에서 기록하기 쉬운 형태로 데이터 포맷을 변환하였으므로 디스크램블부(24)에서는 다시 원래의 상태로 되돌린다. 상기 디스크램블부(24)를 거친 데이터는 셔플링을 위해 메모리 제어부(25)를 통해 메모리(26)에 저장된 후 다시 에러정정부(27)로 입력되어 동기 블록 단위와 셔플 단위의 에러정정을 한다. 이렇게 정정된 데이터는 버퍼(28)와 인터페이스(29)를 통해 출력된다.
도 4는 상기 동기 검출부(22)와 ID 처리부(23)의 상세 블록도로서, 헤드 스위칭 펄스(hsp)와 기준 신호(ref)를 이용하여 서브 코드 영역인지 메인 데이타 영역인지를 판별하고 이들 영역을 구분할 수 있는 제어 신호를 출력하는 영역 판별부(31), 상기 영역 판별부(31)의 제어 신호에 따라 동기 신호가 발생할 예상 위치에 윈도우를 발생시키는 윈도우 발생부(32), 입력되는 데이터를 쉬프트시키는 쉬프트 레지스터(33), 시스템의 상태를 첵크하고 그 결과를 출력하는 시스템 첵크부(35), 상기 영역 판별부(31)의 제어 신호와 시스템 첵크부(35)의 시스템 상태에 따라 쉬프트 레지스터(33)에서 출력되는 데이터에서 동기 신호를 검출하는 동기 신호 검출부(34), 상기 동기 신호 검출부(34)에서 검출된 동기 신호가 상기 윈도우 발생부(32)에서 발생된 윈도우 안에 있는 경우에만 동기로 인정하여 오검출된 동기 신호를 1차로 제거하는 동기 신호 결정부(36), 재생시 입력되는 시리얼 클럭과 상기 동기 신호 결정부(36)에서 출력되는 동기 신호를 이용하여 패러럴 클럭을 발생하는 패러럴 클럭 발생부(37), 상기 동기 신호 결정부(36)에서 출력되는 동기 신호 또는 패러럴 클럭 발생부(37)에서 출력되는 패러럴 클럭을 이용하여 쉬프트 레지스터(33)에서 출력되는 데이터를 재정렬하는 데이터 재정렬부(38), 데이터 재정렬부(38)에서 출력되는 데이터에서 ID를 검출하여 ID ECC를 수행한 후 ID가 검출된 경우에만 상기 동기 신호 결정부(36)에서 출력되는 동기 신호를 인정하여 오검출된 동기 신호를 최종적으로 제거한 후 재정렬된 데이터(pdata)와 함께 출력하는 ID 처리부(39)로 구성된다.
이와같이 구성된 본 발명에서 영역 판별부(31)는 헤드 스위칭 펄스(hsp)와 기준 신호(ref)를 이용하여 현재 메인 데이타 영역인지 서브 코드 영역인지를 판별하고 이를 구분할 수 있는 제어신호(area sel)를 윈도우 발생부(32)와 동기 신호 검출부(34)로 출력하고, 시리얼 입력 데이터(sdata)는 쉬프트 레지스터(33)에서 시리얼 클럭(sclk)에 동기되어 순차적으로 쉬프트되면서 동기 신호 검출부(34)와 데이터 재정렬부(38)로 출력된다.
상기 동기 신호 검출부(34)는 도 5에 도시된 바와같이 다수개의 플립플롭(41-0∼41-13)으로 되어 입력되는 데이터가 미리 셋팅시킨 메인 동기 패턴과 일치하면 메인 출력단을 통해 1을 출력하고, 서브 동기 패턴과 일치하면 서브 출력단을 통해 1을 출력하는 동기 패턴 판별부(41), 상기 영역 판별부(31)에서 출력되는 제어 신호에 따라 즉, 메인 데이타 영역이면 동기 판별부(41)의 메인 출력단(a0∼a13)의 데이터를 선택 출력하고, 서브 코드 영역이면 동기 판별부(41)의 서브 출력단(b0∼b13)의 데이터를 선택 출력하는 멀티플렉서(42), 상기 영역 판별부(31)에서 출력되는 제어 신호(area sel)와 시스템 첵크부(35)에서 출력되는 시스템 첵크 신호(sys_chk)에 따라 동기 패턴 매칭의 정도를 결정하는 동기 매칭 선택부(43), 및 상기 멀티플렉서(42)에서 출력되는 '1'의 개수를 더한 후 동기 매칭 선택부(43)에서 출력되는 동기 패턴 매칭 정도를 나타내는 매칭 선택 신호(sync sel)에 따라 동기 유무를 판단하여 동기 신호를 출력하는 가산기(44)로 구성된다.
즉, 동기 패턴 판별부(41)의 각 플립플롭(41-0∼41-13)은 동기 패턴을 구성하는 비트 수만큼 구비되며, 본 발명에서는 실시예로 14개의 플립플롭을 사용하고 있다. 이때, 각 플립플롭은 미리 메인 동기 패턴과 서브 동기 패턴에 맞게 셋트되어 있어, 입력되는 데이터가 메인 동기 패턴과 일치하면 메인 출력단을 통해 '1'을 출력하고 반전 관계에 있는 서브 출력단을 통해 '0'을 출력한다. 반대로 입력되는 데이터가 서브 동기 패턴과 일치하면 메인 출력단을 통해서는 '0'을 출력하고 서브 출력단을 통해서는 '1'을 출력한다. 즉, 메인 동기는 메인 출력단을 통해 출력되고 서브 동기는 서브 출력단을 통해 출력되며, 각 플립플롭의 메인 출력단은 멀티플렉서(42)의 a 단(a0∼a13)과 각각 연결되고, 서브 출력단은 b 단(b0∼b13)과 각각 연결된다.
예를들어, 메인 데이터 동기 패턴이 01 0010 1110 0011, 서브 데이터 동기 패턴이 10 1101 0001 1100 이라고 가정할 때, 입력되는 데이터가 01 0010 1110 0011 이라면 각 플립플롭((41-0∼41-13)의 메인 출력단(a0∼a13)을 통해 11 1111 1111 1111이 출력된다. 즉, ○ 안의 상태는 클럭이 들어오기 전 데이터이고, △ 안의 상태는 ○ 안의 상태가 메인 데이터 동기 패턴과 같은 경우에 1의 상태로 바뀌어 메인 출력단을 통해 출력되는 경우이다. 그러므로, 입력되는 데이터가 01 0010 1110 1100 라면 메인 출력단(a0∼a13)을 통해서는 11 1111 1111 0000가 출력되고, 서브 출력단(b0∼b13)을 통해서는 00 0000 0000 1111 이 출력된다. 마찬가지로, 입력되는 데이터가 서브 데이터 동기 패턴과 동일하면 각 플립플롭의 서브 출력단(b0∼b13)은 1을 출력한다.
멀티플렉서(42)는 영역 판별부(31)에서 출력되는 제어 신호(area sel)에 따라 즉, 영역 판별부(31)에서 메인 데이타 영역으로 판별되면 a 입력단(a0∼a13)으로 들어오는 신호를, 서브 코드 영역으로 판별되면 b 입력단(b0∼b13)으로 들어오는 신호를 선택하여 가산기(44)로 출력한다.
상기 가산기(44)는 멀티플렉서(42)에서 출력되는 '1'의 개수를 더하여 입력되는 데이터가 동기인지 아닌지를 판별하고, 동기라고 판별되면 동기 신호(Sync)를 출력한다. 이때, 가산기(44)에서 더하여진 '1'의 개수에 따라 풀 매칭(full matching)(m 개), n 미스 매칭(m-n 개)으로 나타낼 수 있는데(m 〉 n), 이는 시스템 첵크 신호(sys_chk)와 영역 제어신호(area sel)에 의하여 동기 매칭 선택부(43)에서 만들어진 동기 선택 신호(sync sel)에 따라 즉, 영역별로 또는 시스템의 상태에 따라 가산기(44)에서 매칭의 정도를 선택한다. 여기서, 풀 매칭이란 입력되는 데이터가 동기 패턴과 완전히 일치하는 경우에만 동기로 인정하는 것이고, n 미스 매칭은 입력되는 데이터가 동기 패턴과 n개만큼 틀리더라도 동기로 인정하는 것이다. 이는 입력되는 동기 패턴이 테이프의 손상, 신호의 열화, 드럼 회전 속도의 오차등으로 인하여 어느정도 손상을 받더라도 동기로 인정하기 위한 것이다.
이때, 매칭의 정도는 결정하는 것은 동기 매칭 선택부(43)이며, 동기 매칭 선택부(43)는 영역 판별부(31)에서 출력되는 제어 신호(area sel)와 시스템 첵크부(35)에서 출력되는 시스템 첵크 신호(sys_chk)에 따라 풀 매칭으로 할 것인지, n 미스 매칭으로 할 것인지를 결정하고 그에 해당하는 동기 선택 신호(sync sel)를 가산기(44)로 출력한다. 즉, 서브 코드 영역이냐 메인 데이타 영역이냐에 따라서, 그리고, 시스템의 상태에 따라서 매칭 정도가 결정되는 것이다. 예를들어, 동기 매칭 선택부(43)에서 출력되는 신호 라인이 2비트이고, 출력 신호가 00이면 풀 매칭, 01이면 1 미스 매칭, 10이면 2 미스 매칭, 11이면 3 미스 매칭이고, 동기 패턴이 14 비트라고 가정하면, 동기 매칭 선택부(43)에서는 01이 출력되고, 가산기(44)에서 더한 '1'의 개수가 13개(즉, 한 비트만 잘못된 경우)이더라도 동기로 인정하고 동기 신호를 발생한다. 이때, 상기 동기 매칭 선택부(43)는 초기 상태에서는 풀 매칭을 하고 상태에 따라 n 미스 매칭을 하도록 할수도 있고, 경우에 따라서는 초기에 n 미스 매칭을 먼저 할수도 있다.
한편, 상기 시스템 첵크부(35)는 ID 처리부(39)에서 출력되는 err_flag 상태를 보고 시스템을 첵크할 수 있다. 예컨대, n 트랙당 또는 셔플(Sheffle) 단위당으로 ID ECC에서 나오는 err_flag의 개수를 기준으로 시스템의 상태를 결정할 수도 있다. 또는 이너(Inner) ECC 결과나 아웃터(Outer) ECC 결과 출력되는 err_flag 상태를 보고도 시스템을 첵크할 수 있다.
그리고, 상기 동기 신호 검출부(34)에서 발생된 동기 신호는 동기 신호 결정부(36)에서 윈도우 신호에 의해 1차적으로 필터링된다. 상기 윈도우 신호는 윈도우 발생부(32)에서 4 가지 윈도우로 나누어 출력된다. 즉, 크게는 서브 영역 윈도우와 메인 영역 윈도우로 나뉘고, 이는 또 초기 윈도우와 그밖의 윈도우로 나뉜다. 이는 도 2에서와 같이 트랙 시작부터 서브 코드 영역 시작 위치까지의 마진과 서브 코드 영역의 끝 위치와 메인 데이타 영역 시작 위치 사이의 마진과 메인 데이타 영역의 끝 위치부터 트랙 끝까지의 마진이 서로 다르기 때문에 윈도우의 크기도 서로 다르게 발생시키기 위해서이다.
즉, 상기 윈도우 발생부(32)는 도 6에 도시된 바와같이 헤드 스위칭 펄스(hsp)를 기준으로 제 1 윈도우 발생기(51)에서는 서브 코드 영역의 초기 윈도우를 발생하여 윈도우 선택부(55)로 출력하고 제 2 윈도우 발생기(52)에는 첫 번째 서브의 동기 신호(si_sync)를 출력한다. 제 2 윈도우 발생기(52)는 첫 번째 서브의 동기 신호(si_sync)를 기준으로 일정한 간격을 갖는 서브 코드 영역의 윈도우를 발생하여 윈도우 선택부(55)로 출력하고 제 3 윈도우 발생기(53)에는 서브 코드 영역의 끝을 나타내는 신호(sub_end)를 출력한다. 상기 서브 코드 영역의 끝을 나타내는 신호(sub_end)는 동기 블록을 카운트하거나 ID를 보고 판단할 수도 있고, 메인의 마진 패턴을 검출해서 판단할 수도 있다. 제 3 윈도우 발생기(53)는 서브 코드 영역의 끝을 나타내는 신호(sub_end)를 기준으로 메인 데이타 영역의 초기 윈도우 신호를 발생하여 윈도우 선택부(55)로 출력하고 제 4 윈도우 발생기(54)에는 첫 번째 메인의 동기 신호(mi_sync)를 출력한다. 제 4 윈도우 발생기(54)는 첫 번째 메인의 동기 신호(mi_sync)를 기준으로 일정한 간격을 갖는 메인 데이타 영역의 윈도우를 발생하여 윈도우 선택부(55)로 출력한다. 즉, 서브 코드 영역의 초기 윈도우 신호의 폭과 메인 데이타 영역의 초기 윈도우 신호의 폭은 마진등으로 인해 그밖의 윈도우 신호의 폭보다 넓고, 메인 윈도우 신호의 폭이 서브 윈도우 신호의 폭보다 넓다. 또한, 윈도우 발생부(32)는 시스템 첵크부(35)의 결과에 따라 즉, 시스템 상태가 나쁘다고 판별되면 동기 신호에 에러가 발생될 확률이 많으므로 윈도우 영역을 넓힐수도 있다.
상기 윈도우 선택부(55)는 영역 판별부(31)에서 출력되는 제어 신호(area sel)에 따라 상기 제 1 내지 제 4 윈도우 발생기(51∼54)에서 발생된 윈도우 신호중 하나를 선택하여 동기 신호 결정부(36)로 출력한다.
상기 동기 신호 결정부(36)는 상기 동기 신호 검출부(34)에서 발생된 동기 신호가 상기 윈도우 발생부(32)에서 출력되는 윈도우 영역안에 있으면 동기 신호로 인정하고, 윈도우 영역안에 있지 않으면 동기 신호로 인정하지 않는다. 따라서, 상기 동기 신호 검출부(34)에서 오검출된 동기 신호가 1차적으로 제거된다. 상기 동기 신호 결정부(36)에서 인정된 동기 신호만이 패러럴 클럭 발생부(37), 데이터 재정렬부(38), 및 ID 처리부(39)로 출력된다.
상기 패러럴 클럭 발생부(37)는 시리얼 클럭(sclk)을 상기 동기 신호 결정부(36)에서 출력되는 동기 신호에 동기시켜 패러럴 클럭으로 변환한 후 데이터 재정렬부(38)로 출력한다.
상기 데이터 재정렬부(38)는 동기 신호에 의해 만들어진 패러럴 클럭에 의하여 입력되는 시리얼 데이터를 병렬 데이터로 변환하거나, 동기 신호 결정부(36)에서 동기 신호가 입력되면 그 다음부터 8비트씩 1 바이트로 만들어 병렬 데이터로 출력할 수 있다.
한편, ID 처리부(39)는 도 7에 도시된 바와같이 ID ECC(62)는 ID ECC 제어부(61)에 의해 입력되는 패러럴 데이터(pdata)에서 ID를 검출하여 ID ECC를 수행한 후 에러정정된 ID 즉, err_flag를 시스템 첵크부(35)와 동기 첵크부(63)로 출력한다. 상기 동기 첵크부(63)는 err_flag 상태에 따라 동기 신호 결정부(36)에서 1차로 필터링된 동기 신호(win_sync)가 맞는지 틀리는지를 최종적으로 판단한다.
이는 도 2에서와 같이 동기 패턴 다음에는 반드시 ID가 부가되므로 동기 신호 결정부(36)에서 1차로 필터링된 동기 신호(win_sync)가 오검출된 경우를 방지하기 위해서이다.
도 8은 지금까지 설명한 동기 검출 과정을 파형도로 나타낸 것으로서, 도 8a는 입력되는 데이터를 나타낸 것인데, s로 표시된 곳이 동기 신호 패턴이 있는 곳이라고 가정한다. 이때, s1, s3, s5, s6은 실제 동기 신호가 있어야 하는 곳이고, s3은 1 비트 또는 2 비트가 동기 신호 패턴과 달라 풀 매칭일 경우에 미싱(missing)되어 진 곳이다. s2는 실제 동기 신호는 미싱되고 바로 옆 데이터에서 오검출된 경우이고, s4는 실제 동기 신호는 아니지만 데이터에 동기 신호와 같은 또는 데이터중 몇 비트가 변형이 되어서 동기신호 패턴과 동일하게 되어져 검출되어진 것이다. 도 8b는 풀 매칭이라고 가정하였을 경우 동기 신호 검출부(34)가 s1,s2,s4,s5,s6 위치에서 발생시키는 동기 신호로서, 풀 매칭이므로 s3 위치에서는 동기 신호가 발생하지 않는다. 도 8c는 윈도우 발생부(32)에서 발생되는 윈도우 신호이고, 도 8d는 동기 신호 결정부(36)의 출력이다. 즉, s1, s2, s5, s6 위치에서만 윈도우 신호가 발생하였으므로 동기 신호 결정부(36)는 s4 위치에서 발생된 동기 신호는 인정하지 않는다. 또한, s3 위치에서도 윈도우 신호는 발생하였지만 동기 신호 검출부(34)가 s3 위치에서 동기 신호를 발생시키지 않았으므로 역시 이 부분에서 동기 신호는 없다. 도 8e는 ID 처리부(39)의 ID ECC(62)에서 발생한 err_flag 신호로서, 하이 부분이 에러가 난 부분이다. 즉, s2 위치에서는 ID가 검출되지 않았으므로 s2 위치에서 발생된 동기 신호는 인정하지 않는다. 따라서, 동기 첵크부(63)는 ID ECC후 출력되는 err_flag 상태에 따라 도 8f와 같이 최종적으로 동기 신호를 출력한다. 이와같이 오검출된 동기 신호를 윈도우 신호를 이용하여 1차로 제거하고 남은 오검출 동기신호를 다시 err_flag 신호로 제거한다.
한편, 1 미스 또는 2 미스 매칭이라고 가정하면, 동기 신호 검출부(34)는 s3 위치에서도 도 8b의 점선과 같이 동기 신호를 발생한다. 이때, 도 8c에서와 같이 s3 위치에서 윈도우 신호가 발생하였으므로 도 8d와 같이 동기 신호로 인정되고, 이 부분에서 도 8e와 같이 ID 신호에 에러가 발생하지 않았으므로 도 8f와 같이 최종적인 동기 신호로 인정된다.
이상에서와 같이 본 발명에 따른 자기기록 재생장치의 동기신호 검출회로에 의하면, 서브 코드 영역인지 메인 데이타 영역인지에 따라 그리고, 시스템 상태에 따라 풀 매칭 또는 n 미스 매칭을 결정하고, 입력되는 데이터를 미리 정의한 동기 패턴과 비교한 후 결정된 매칭의 정도에 따라 동기 신호로 검출함으로써, 미싱되는 동기 신호를 최소화할 수 있다.
또한, 윈도우 신호를 이용하여 오검출된 동기 신호를 1차로 제거하고, 그렇게 하고도 남은 오검출 동기 신호는 ID ECC 결과 출력되는 err_flag 신호에 의해 제거함으로써, 비슷한 위치에서 실제 동기 신호와 강제 동기 신호가 발생되는 일이 없으며, 동기의 오검출을 최소화할 수 있다.
그리고, 시스템의 상태에 따라 또는, 서브 코드 영역과 메인 데이타 영역, 각 영역의 초기와 그밖의 부분에서의 윈도우 영역을 다르게 함으로써, 미싱되는 동기신호를 최소화할 수 있다.
또한, 데이터를 재정렬하여 패러럴로 출력하므로 데이터 슬립(Slip)이 발생하였을 때에도 데이터가 정확하게 출력되어 오동작을 방지할 수 있다.

Claims (20)

  1. 저장 매체에 기록된 정보의 재생시 재생 데이터로부터 동기 신호를 검출하는 동기신호 검출회로에 있어서,
    시스템의 상태에 따라 동기 신호 패턴 매칭 정도를 결정하는 동기 매칭 선택부와,
    입력되는 데이터와 미리 셋팅된 동기 패턴을 비교하는 비교부와,
    상기 동기 매칭 선택부에서 출력되는 매칭 정도와 상기 비교부의 비교 결과에 따라 입력 데이터를 동기로 판별하는 동기 판별부를 포함하여 구성됨을 특징으로 하는 동기신호 검출회로.
  2. 제 1 항에 있어서,
    윈도우 신호를 발생하는 윈도우 발생부를 구비하여, 상기 동기 판별부에서 판별된 동기 신호가 윈도우 영역안에 있을 경우에만 동기 신호로 인정함을 특징으로 하는 동기 신호 검출회로.
  3. 제 1 항에 있어서,
    ID 신호를 검출하는 ID 처리부를 구비하여, ID 신호가 검출된 경우에만 상기 동기 판별부에서 판별된 동기 신호를 인정함을 특징으로 하는 동기신호 검출회로.
  4. 저장 매체에 기록된 정보의 재생시 서브 코드 영역과 메인 데이타 영역으로 구분된 재생 데이터로부터 동기 신호를 검출하는 동기신호 검출회로에 있어서,
    헤드 스위칭 펄스와 기준 신호를 이용하여 서브 코드 영역과 메인 데이타 영역을 판별하고 그에 따른 제어 신호를 출력하는 영역 판별부와,
    시스템의 상태를 첵크하고 시스템 상태에 따른 시스템 첵크 신호를 출력하는 시스템 첵크부와,
    시스템 첵크부에서 출력되는 시스템 상태에 따라 동기 신호 패턴 매칭 정도를 결정하고, 결정된 매칭 정도에 따라 입력되는 데이터에서 동기 신호를 검출하는 동기 신호 검출부와,
    헤드 스위칭 펄스를 기준으로 서브 코드 영역과 메인 데이타 영역의 윈도우 신호를 발생하고 상기 영역 판별부의 제어 신호에 따라 해당 윈도우 신호를 선택 출력하는 윈도우 발생부와,
    상기 동기 신호 검출부에서 검출된 동기 신호가 상기 윈도우 발생부에서 발생된 윈도우 영역안에 있는 경우에만 동기 신호로 인정하는 동기 신호 결정부와,
    ID 신호를 검출하여 에러정정을 수행한 후 ID가 정확히 검출되는 경우에만 상기 동기 신호 결정부에서 출력되는 동기 신호를 인정하는 ID 처리부를 포함하여 구성됨을 특징으로 하는 동기신호 검출회로.
  5. 제 4 항에 있어서, 상기 시스템 첵크부는
    상기 ID 처리부에서 출력되는 에러 플래그의 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 하는 동기신호 검출회로.
  6. 제 4 항에 있어서, 상기 시스템 첵크부는
    상기 ID 처리부에서 n(n은 자연수) 트랙당 출력되는 에러 플래그 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 하는 동기신호 검출회로.
  7. 제 4 항에 있어서, 상기 시스템 첵크부는
    상기 ID 처리부에서 셔플 단위당 출력되는 에러 플래그 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 하는 동기신호 검출회로.
  8. 제 4 항에 있어서, 상기 시스템 첵크부는
    재생 데이터의 이너(Inner) 에러정정 후 출력되는 에러 플래그 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 하는 동기신호 검출회로.
  9. 제 4 항에 있어서, 상기 시스템 첵크부는
    재생 데이터의 아웃터(Outer) 에러정정 후 출력되는 에러 플래그 개수를 기준으로 시스템의 상태를 첵크함을 특징으로 하는 동기신호 검출회로.
  10. 제 4 항에 있어서, 상기 동기 신호 검출부는
    다수개의 플립플롭으로 되어 입력되는 데이터가 미리 셋팅시킨 메인 동기 패턴과 일치하면 각 메인 출력단을 통해 일치를 의미하는 로직 신호를 출력하고, 서브 동기 패턴과 일치하면 각 서브 출력단을 통해 일치를 의미하는 로직 신호를 출력하는 동기 패턴 판별부와,
    상기 영역 판별부에서 출력되는 제어 신호에 따라 상기 동기 패턴 판별부의 메인 출력단의 데이터 또는 서브 출력단의 데이터를 선택 출력하는 데이터 선택부와,
    상기 시스템 첵크부에서 출력되는 시스템 첵크 신호에 따라 동기 패턴 매칭의 정도를 결정하는 동기 매칭 선택부와,
    상기 선택부에서 출력되는 일치를 의미하는 로직 신호의 개수를 더한 후 동기 매칭 선택부에서 출력되는 매칭 선택 신호에 따라 동기 여부를 판단하고 동기 신호를 발생하는 가산기로 구성되는 동기신호 검출회로.
  11. 제 10 항에 있어서, 상기 동기 매칭 선택부는
    상기 영역 판별부에서 출력되는 제어 신호에 따라 동기 패턴 매칭의 정도를 결정함을 특징으로 하는 동기신호 검출회로.
  12. 제 10 항에 있어서, 상기 동기 매칭 선택부는
    상기 영역 판별부에서 출력되는 제어 신호와 시스템 첵크부에서 출력되는 시스템 첵크 신호에 따라 동기 패턴의 풀 매칭(m) 또는 n 미스 매칭(m-n, m〉n)을 결정함을 특징으로 하는 동기신호 검출회로.
  13. 제 4 항에 있어서, 상기 윈도우 발생부는
    헤드 스위칭 펄스를 기준으로 서브 코드 영역의 초기 윈도우를 발생하는 제 1 윈도우 발생기와,
    상기 제 1 윈도우 발생기에서 출력되는 첫 번째 서브의 동기 신호를 기준으로 일정한 간격을 갖는 서브 코드 영역의 윈도우 신호를 발생하는 제 2 윈도우 발생기와,
    상기 제 2 윈도우 발생기에서 출력되는 서브 코드 영역의 끝을 나타내는 신호를 기준으로 메인 데이타 영역의 초기 윈도우 신호를 발생하는 제 3 윈도우 발생기와,
    상기 제 3 윈도우 발생기에서 출력되는 첫 번째 메인의 동기 신호를 기준으로 일정한 간격을 갖는 메인 데이타 영역의 윈도우 신호를 발생하는 제 4 윈도우 발생기와,
    상기 영역 판별부에서 출력되는 제어 신호에 따라 상기 제 1 내지 제 4 윈도우 발생기에서 각각 발생된 윈도우 신호중 하나를 선택 출력하는 윈도우 선택부로 구성됨을 특징으로 하는 동기신호 검출회로.
  14. 제 13 항에 있어서, 상기 제 2 윈도우 발생기는 동기 블록을 카운트하여 서브 코드 영역의 끝을 판단함을 특징으로 하는 동기신호 검출회로.
  15. 제 13 항에 있어서, 상기 제 2 윈도우 발생기는 ID를 보고 서브 코드 영역의 끝을 판단함을 특징으로 하는 동기신호 검출회로.
  16. 제 13 항에 있어서, 상기 제 2 윈도우 발생기는 메인 데이타 영역의 마진 패턴을 검출해서 서브 코드 영역의 끝을 판단함을 특징으로 하는 동기신호 검출회로.
  17. 제 4 항에 있어서, 상기 윈도우 발생부는
    상기 시스템 첵크부에서 출력되는 시스템 첵크 신호에 따라 윈도우 영역을 다르게 함을 특징으로 하는 동기신호 검출회로.
  18. 제 4 항에 있어서, 상기 ID 처리부는
    ID 에러정정을 제어하는 제어부와,
    상기 제어부의 제어에 따라 입력되는 데이터에서 ID를 검출하고 검출된 ID 신호에 에러정정을 수행하여 에러 플래그 신호를 출력하는 ID 에러정정부와,
    상기 ID 에러 정정부에서 출력되는 에러 플래그 신호에 따라 상기 동기 신호 결정부에서 출력되는 동기 신호중 오검출된 동기 신호를 제거하는 동기 첵크부로 구성되는 동기신호 검출회로.
  19. 제 4 항에 있어서,
    상기 동기 신호 결정부에서 출력되는 동기 신호에 동기시켜 시리얼 입력 클럭을 패러럴 클럭으로 변환하는 패러럴 클럭 발생부와,
    상기 패러럴 클럭 발생부에서 출력되는 패러럴 클럭에 의하여 입력되는 시리얼 데이터를 병렬 데이터로 변환하는 데이터 재정렬부가 더 구비됨을 특징으로 하는 동기신호 검출회로.
  20. 제 19 항에 있어서, 상기 데이터 재정렬부는
    상기 동기 신호 결정부에서 출력되는 동기 신호가 입력되면 그 다음부터 시리얼 입력 데이터를 8비트씩 1 바이트로 만들어 출력함을 특징으로 하는 동기신호 검출회로.
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