JP2891190B2 - 逐次復号装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は逐次復号装置に関
し、特に受信データのビット誤り率を検出するビット誤
り率検出回路を備えた逐次復号装置に関する。

【０００２】

【従来の技術】逐次復号装置で処理する逐次復号は、畳
込み符号の木構造を利用して、与えられたメモリ量と限
られた演算量（計算回数）で近似的に最尤復号を行う復
号法として知られている。逐次復号装置には、通常、送
信側と同一の機能を有するレプリカとしての符号器を備
え、受信した符号系列と再符号化した符号系列とが最も
よく一致するような木構造の枝を所定のアルゴリズムに
基づいて逐次選択しつつ試行錯誤的に復号する。

【０００３】このような背景から、逐次復号にあっては
１ビットの復号に要する演算量も伝送路の品質、即ち雑
音状態に依存し、逐次復号において選択する枝が正しい
か否かはフアノメトリック(Fano metric）と呼ぶ尤度値
を評価尺度として現在辿っているパスの正否を判定しつ
つ処理される。

【０００４】この逐次復号装置では、データの伝送誤り
を検出して訂正するために、当該データをいくつかの情
報シンボルに区切り、誤り訂正符号化器（以下、符号器
という）で畳込み符号化して符号シンボルにし、伝送さ
れた符号シンボルを誤り訂正復号化器（以下、単に復号
器という）で、フアノアルゴリズムを用いて逐次復号す
ることが行われている。

【０００５】図３を参照して、符号器の基本構成につい
て説明する。但し、情報シンボルの長さを（ｎ−１）ビ
ットとし、符号シンボルの長さをｎビットとしている。
図３において、入力端子２０１から１ビットずつ入力さ
れてくる情報ビットは、直列並列変換器（Ｓ／Ｐ）２０
５で直列並列変換されてビット長（ｎ−１）ビットの情
報シンボルに変換された後、状態保持回路２０２に保持
されて行き、保持された状態シンボルによって状態保持
回路２０２の内部状態を更新して行く。

【０００６】状態保持回路２０２には、一般にシフトレ
ジスタを（ｎ−１）段並列に並べたものが用いられ、状
態シンボルが入力されるごとに、シフトレジスタの各段
の内容が１ビットずつ右にシフトされてシフトレジスタ
の左端に新しい状態シンボルが保持される。一方、状態
保持回路２０２の内部状態は関数発生器２０３の入力と
して供給されており、情報シンボルが入力されるたびに
関数発生器２０３は冗長ビットを出力し、情報シンボル
と共に合計ｎビットが符号シンボルとして出力されて、
並列直列変換器（Ｐ／Ｓ）２０６で並列直列変換された
後に１ビットずつ出力端子２０４から伝送のために出力
されて行く。

【０００７】図３の符号器において、ｎ＝４とした場合
の具体的な構成の一例を図４に示す。図４において、直
列並列変換器３０５が長さ３ビットの情報シンボルを出
力するのに対応して、状態保持回路３０２はそれぞれ１
段のシフトレジスタ３１７、３１８、３１９からなる３
段並列のシフトレジスタとして構成される。直列並列変
換器３０５から情報ビットが入力されるごとにシフトレ
ジスタ３１７、３１８、３１９の内容が１ビットずつ右
にシフトされてシフトレジスタ３１７、３１８、３１９
の左側に新しい情報シンボルが保持される。

【０００８】一方、状態保持回路３０２の内部状態は関
数発生器３０３の入力に供給されており、状態保持回路
３０２に情報シンボルが入力されるたびに関数発生器３
０３は冗長ビットを出力し、状態保持回路３０２からの
情報シンボルとともに合計４ビットの符号シンボルとし
て出力されて、並列直列変換器３０６で並列直列変換さ
れた後、出力端子３０４から１ビットずつ伝送のために
出力されていく。なお関数発生器３０３は排他的論理和
回路３１１、３１２、３１３、３１４、３１５、３１６
によって構成されている。

【０００９】復号器が受取る受信信号列は、伝送誤りに
より必ずしも送られた符号シンボルのビット列とは一致
しない。復号器は、対応する符号器と同一の機能を有す
るレプリカ（以下、符号器複製という）をもっており、
例えば情報シンボルの長さが３ビットならば、０００、
００１、……、１１１の８通りのすべての可能な（情報
シンボルの）ビット列を符号器複製にそれぞれ入力した
ときの符号器複製の出力ビット列を受信信号列とそれぞ
れ比較して、受信信号列に最も近い符号シンボルを与え
る情報シンボルを送られた情報シンボルと推定する。

【００１０】この場合の推定の評価の尺度として、逐次
復号で利用されるフアノ(fano)メトリックと呼ばれる尤
度値が用いられる。このフアノアルゴリズムでは、基本
的には、フアノ尤度の累積尤度が最も大きくなる情報シ
ンボル列を、送られた情報シンボル列であると判定して
いく。

【００１１】しかしながら、受信信号列に誤りが多発す
ると、間違った情報シンボルを送られた情報シンボルで
あると判定する可能性がある。一旦誤った判定をする
と、それ以後の符号器複製の内部状態が符号器の内部状
態とくいちがい、それ以後はフアノ尤度の大きな情報シ
ンボルを見付けようとしてもなかなか見付けられなくな
るので、過去において誤った判定をしたことが検出でき
る。誤った判定をしたことを検出すると、符号器複製の
内部状態を過去の状態に戻した後、過去において選んだ
情報シンボルの次にフアノ尤度の大きな情報シンボル
を、送られた情報シンボルであると判定して復号化をや
り直す。

【００１２】また、フアノ尤度が次に大きな情報シンボ
ルを見付けようとしても、すでに探索済みで、見付ける
ことができなければ、もう１つの過去の状態に戻って同
様な操作を行う。このように試行錯誤を繰り返して復号
化を行い、一旦出力した復号結果を後で変更する可能性
があるので、復号器は、入力した受信信号列のバッファ
および復号結果のバッファを必要とする。

【００１３】次に、逐次復号装置の動作について、図２
を参照して説明する。図２は、従来方式の逐次復号装置
を示しており、逐次復号回路４０１とビット誤り率検出
回路４０２により構成されている。本図では符号化率３
／４の場合を示しており、情報速度（復号データ速度）
を３００Ｋｂｐｓ、復号化速度（受信データ速度）を４
００Ｋｂｐｓとしている。

【００１４】まず、逐次復号回路４０１の動作について
説明する。図２の４０７は受信データを蓄積するバッフ
ァとしてのＲＡＭ、４０８は復号データを蓄積するバッ
ファとしてのＲＡＭである。これらＲＡＭ４０７、４０
８は、いずれもＮ個のアドレス数を有する。Ｄ４０１
は、ＭＯＤＥＭなどの復調器（図示せず）から入力され
る受信データ、ＣＬ４０１は、受信データＤ４０１に同
期した受信クロックである。カウンタ４０３は、受信ク
ロックＣＬ４０１計数し、計算結果をアドレス信号Ａ４
０１として出力するＮ進カウンタである。カウンタ４０
４もＮ進カウンタであり、計数出力をアドレスＡ４０２
として出力する。セレクタ４０５は、制御回路４１１か
らの制御信号Ｂ４０５によりアドレスＡ４０１、Ａ４０
２のいずれか一方を選択し、ＲＡＭ４０７、ＲＡＭ４０
８へ出力する。

【００１５】受信データＤ４０１が入力されると、カウ
ンタ４０３が４００ＫＨｚの受信クロックＣＬ４０１を
計数してアドレス信号Ａ４０１が１つ増大する。このと
き制御回路４１１は、受信クロックＣＬ４０１に応答し
制御信号Ｂ４０１、Ｂ４０２、Ｂ４０５を出力する。セ
レクタ４０５は、制御信号Ｂ４０５に応答してアドレス
信号Ａ４０１出力する。このときＲＡＭ４０７は、制御
信号Ｂ４０１に応答して、入力した受信データＤ４０１
をアドレスＡ４０１に書き込み、一方、ＲＡＭ４０８は
制御信号Ｂ４０２に応答して、アドレスＡ４０１に書き
込まれている復号結果Ｄ４０５を読み出す。従って、ア
ドレスＡ４０１は、ＲＡＭ４０７へ受信データを書き込
んだ最新アドレスを示している。

【００１６】ＲＡＭ４０８のアドレスＡ４０１より出力
された復号結果Ｄ４０５は、制御信号Ｂ４０５がセレク
タ４０５にアドレスＡ４０１を選択させるタイミングで
ラッチ回路４０９に保持される。ＲＡＭ４０８より出力
された復号結果Ｄ４０５には、まだ冗長ビットが含まれ
ているで、最終的な復号データとして復号器外部に出力
するためには、復号結果Ｄ４０５より冗長ビットを除去
し速度変換をする必要がある。

【００１７】従って、ラッチ回路４０９の出力の復号結
果Ｄ４０６は、速度変換回路４１０において、制御回路
４１１より出力される冗長ビット位置識別信号Ｂ４０３
に応じて冗長ビットを除去し、更に情報ビットに対応す
る周波数（３００ＫＨｚ）のクロックＣＬ４０２に同期
したデータに変換される。これが復号データＤ４０２と
なる。

【００１８】一方、アドレスＡ４０２は、復号回路４０
６が現在復号処理している受信データＤ４０３のＲＡＭ
４０７におけるアドレスを示している。復号回路４０６
は、直前にＲＡＭ４０７から読み出した受信データＤ４
０３の復号が完了すると、復号終了を知らせる制御信号
Ｂ４０４を制御回路４１１へ出力すると同時に、復号結
果Ｄ４０４をＲＡＭ４０８へ出力する。制御回路４１１
は、制御信号Ｂ４０４に応答して制御信号Ｂ４０１、Ｂ
４０２、Ｂ４０５、Ｂ４０６を出力する。セレクタ４０
５は制御信号Ｂ４０５に応答してアドレスＡ４０２を出
力し、復号結果Ｄ４０４は制御信号Ｂ４０２にしたがっ
てＲＡＭ４０８のアドレスＡ４０２へ格納される。カウ
ンタ４０４は、制御信号Ｂ４０６に応答してアドレスＡ
４０２を１つ増大させる。続いてＲＡＭ４０７は制御信
号Ｂ４０１にしたがって（１つ増大した）アドレスＡ４
０２に格納されている受信データＤ４０３を復号回路４
０６へ読み出し、次の復号処理に移る。

【００１９】復号処理に用いられる１００ＭＨｚのクロ
ックＣＬ４０３の周期は、クロックＣＬ４０１の周期よ
りも充分短いので受信データＤ４０１に伝送誤りが少な
く、復号が順調に進むとアドレスＡ４０２がアドレスＡ
４０１に追いつき、ＲＡＭ４０７に書き込んだ最新のデ
ータを復号処理することになり、当該データの復号が終
了すると、それ以上読み出すべきデータＤ４０３がなく
なる。

【００２０】したがって、アドレスＡ４０２がアドレス
Ａ４０１に等しくなると、制御回路４１１は制御信号Ｂ
４０７を出力し、さらに復号回路４０６は制御信号Ｂ４
０７に応答して復号処理を一時停止する。フアノアルゴ
リズムにしたがって復号回路４０６が復号を後退させる
と判断したとき、復号回路４０６は制御回路４１１に対
して制御信号Ｂ４０４を出力する。制御回路４１１は、
制御信号Ｂ４０４に応答して、制御信号Ｂ４０２、Ｂ４
０６を出力する。カウンタ４０４は制御信号Ｂ４０６に
応答し、アドレスＡ４０２の値を１つ減少させる。ＲＡ
Ｍ４０８は（１つ減少した）アドレスＡ４０２から以前
に復号したことのある復号結果Ｄ４０５を復号回路４０
６へ読み出し、復号回路４０６は復号をやり直す。

【００２１】次に、受信データのビット誤り率を算出す
るビット誤り率検出回路４０２の動作について説明す
る。受信データのビット誤りは、受信データと復号デー
タとを比較することにより検出される。復号データにも
残留ビット誤りが含まれているが、受信データに含まれ
ているビット誤り数に比べれば、はるかに小さいので無
視できる。

【００２２】４００Ｋｂｐｓの受信データＤ４０１は、
速度変換回路４１２において、制御回路４１１より出力
される冗長ビット位置識別信号Ｂ４０８に応じて冗長ビ
ットを除去し、さらに情報ビットに対応する周波数のク
ロックＣＬ４０２に同期したデータに変換される。速度
変換された受信データＤ４０７は、復号データＤ４０２
と位相を一致させるために、遅延回路４１３において逐
次復号回路４０１での復号遅延分（Ｎ（ＲＡＭのアドレ
ス長）＋α）だけ遅延される。位相が一致した受信デー
タＤ４０８と復号データＤ４０２とを排他的論理和をと
ることにより、ビット誤り位置を示すビット誤り位置検
出信号Ｅ４０１を求めることができる。誤り率計算回路
４１５は、ビット誤り位置検出信号Ｅ４０１を、ある一
定時間計数し、ビット誤り率ＢＥＲを算出する。

【００２３】

【発明が解決しようとする課題】上述した従来の逐次復
号装置では、入力データのビット誤り率を検出するため
に、逐次復号回路における復号遅延分に相当する遅延回
路を備えなければならない。ところが、逐次復号装置に
おける復号遅延は一般的に非常に長く、数千〜１万ビッ
トであるため、回路規模が大きくなるということが避け
られないという欠点を有していた。

【００２４】本発明の目的は上述した欠点を除去し、簡
素な回路規模によるビット誤り率検出回路を備えた逐次
復号装置を提供することにある。

【００２５】

【課題を解決するための手段】本発明は、上記の目的を
達成するために次の手段構成を有する。即ち、逐次復号
装置に関する本発明の第１の構成は、情報シンボルに畳
込み符号化を施した符号シンボルを伝送路を介して入力
し、これを逐次復号しつつ受信データビット誤り率とと
もに出力することを特徴とする逐次復号回路であって下
記に示す（イ）および（ロ）の各構成を有する。 （イ）送信側での畳込み符号化に供する符号器と同一の
機能を有するレプリカとしての符号器複製を有し、符号
シンボルとして入力する受信データに対してフアノ尤度
を評価尺度とする逐次復号を施して復号データを出力す
る逐次復号回路 （ロ）前記逐次復号回路に入力して逐次復号に供される
べく蓄えられる受信データの最も古いデータ系列として
の第１のデータ系列と、この第１のデータ系列を逐次復
号した復号データによる第２のデータ系列とを入力し、
前記第１のデータ系列を、前記第２のデータ系列を生成
すべき逐次復号におけるデータ保留時間だけ遅延せしめ
て第２のデータ系列との位相差を排除したうえ第２のデ
ータ系列と比較してビット誤り率を算出するビット誤り
率検出回路

【００２６】また、本発明の第２の構成は、前記第１の
構成において、前記逐次復号回路が、前記第１のデータ
系列を含む受信データと、前記第２のデータ系列を含む
復号データを、それぞれ独立したバッファとしてのＲＡ
Ｍに蓄える構成を有する。

【００２７】また、本発明の第３の構成は、前記第１ま
たは第２の構成において、前記ビット誤り率検出回路に
おける前記第１のデータ系列と前記第２のデータ系列と
の比較を、排他的論理和演算によって行うものとした構
成を有する。

【００２８】

【発明の実施の形態】送信側で畳込み符号化されたデー
タを伝送路を介して受信し、送信側に備える符号化器と
同一機能を有する符号化器複製を備えて逐次復号処理を
行う逐次復号装置では、復号データと共に送出するビッ
ト誤り率（ＢＥＲ）の検出処理を行うために、復号処理
における遅延時間に相当する遅延量の遅延回路を用いて
ＢＥＲの検出に必要な受信データと復号データとの時間
的整合をとって両データを照合してビット誤り位置を検
出している。

【００２９】しかしながら、逐次復号における復号遅延
は、受信データバッファや復号データバッファとして利
用するＲＡＭの容量を考慮すると、一般的には非常に長
くて数千ないし１万ビットにもなるため、回路規模が大
型化することが避けられないという問題がある。

【００３０】本発明では、図１に示す如く、ビット誤り
率検出回路１０２には、比較すべき第１のデータ系列と
しての受信データＤ１０８と第２のデータ系列としての
復号結果Ｄ１０６との排他的論理和をとってビット誤り
位置信号Ｅ１０１を出力する排他的論理和回路１１４を
有し、この回路に入力する受信データＤ１０８は、逐次
復号回路１０１のＲＡＭ１０７に蓄積された受信データ
のうちの最も古いデータを対象とし、これを遅延回路１
１３によって復号処理における受信データバッファによ
る遅延分だけ、図１の場合は、復号回路１０６の含む符
号器複製の有する受信データバッファとしてのシフトレ
ジスタのレジスタ長による約１００ビット程度だけ遅延
したものを利用し、これにより復号結果Ｄ１０６との位
相差を零として両者の排他的論理和をとる処理形式で構
成の著しい簡素化を実現している。

【００３１】

【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例の構成を示すブロック図
である。図１に示す実施例は、逐次復号処理を行う逐次
復号回路１０１と、逐次復号処理におけるＢＥＲ（ビッ
ト・エラー・レート）を検出するビット誤り率検出回路
１０２とを備える。逐次復号回路１０１は、アドレスを
出力するカウンタ１０３，１０４と、カウンタ１０３も
しくは１０４の出力を選択するセレクタ１０５と、フア
ノアルゴリズムに基づく復号化処理を行う復号回路１０
６と、受信データを蓄積するバッファとしてのＲＡＭ１
０７と、復号データを蓄積するバッファとしてのＲＡＭ
１０８と、ＲＡＭ１０８から送出する復号結果を一時保
持するラッチ回路１０９と、ラッチ回路１０９の出力す
る復号結果に対してデータの速度変換を施して復号デー
タとして送出する速度変換回路１１０と、全体動作を制
御する制御回路１１１とを備える。

【００３２】また、ビット誤り率検出回路１０２は、Ｒ
ＡＭ１０７から読み出される最も古い受信データを一時
保持するラッチ回路１１２と、ラッチ回路１１２の送出
する受信データに復号回路１１６の含む符号器複製の受
信データバッファ用のシフトレジスタのレジスタ長に相
当する遅延を与える遅延回路１１３と、ビット誤り検出
のための受信データと復号データとの排他的論理和をと
りビット誤り位置検出信号を出力する排他的論理和回路
１１４と、所定の時間ごとのビット誤り位置検出信号を
累積してＢＥＲを出力する誤り率計算回路１１５とを備
える。

【００３３】次に、本実施例の動作について説明する。
図１に示す逐次復号回路１０１は、ＲＡＭ１０７から読
み出される受信データＤ１０３が復号回路１０６の他に
ビット誤り率検出回路１０２にも供給され、また、セレ
クタの動作を制御する制御信号Ｂ１０５がビット誤り率
検出回路１０２にも供給され、さらに、受信データＤ１
０１のビット誤り率検出回路１０２への供給を無くし、
４００ＫＨｚの受信クロックＣＬ１０１のビット誤り率
検出回路１０２に対する供給を行っている点が図４に示
す逐次復号回路４０１との主たる相違点であり、ほかは
図２に示す４００番号で示す符号による対番の同名の構
成要素と略同一の動作を行っているので、以下の説明で
は、ビット誤り率検出回路１０２の動作を中心とし、逐
次復号回路１０１については、特に図４と異なる動作に
関してのみ言及し、略同一の動作を行う構成要素に関す
る詳細な説明は省略する。

【００３４】４００Ｋｂｐｓの受信データＤ１０１が逐
次復号回路１０１に入力すると、カウンタ１０３が４０
０ＫＨｚの受信クロックＣＬ１０１を計数してアドレス
信号Ａ１０１が１つ増大する。このとき制御回路１１１
は、受信クロックＣＬ１０１に応答し、○印で示す３つ
の制御信号Ｂ１０１、Ｂ１０２、Ｂ１０５を出力する。
セレクタ１０５は、制御信号Ｂ１０５に応答して、アド
レス信号Ａ１０１をＲＡＭ１０７に出力する。ＲＡＭ１
０７は、制御信号Ｂ１０１に応答して、既にアドレスＡ
１０１に書き込んであるＲＡＭ１０７のアドレス数Ｎビ
ット以前の最も古い受信データＤ１０３を読み出してビ
ット誤り率検出回路１０２のラッチ回路１１２に供給す
ると共に、入力した受信データＤ１０１をアドレスＡ１
０１に書き込む。

【００３５】ＲＡＭ１０７から読み出された受信データ
Ｄ１０３は、制御信号Ｂ１０５の制御の下に、ＲＡＭ１
０８から読み出された復号結果Ｄ１０５がラッチ回路１
０９に保持されるのと同一のタイミングでラッチ回路１
１２に保持される。ラッチ回路１１２に保持されて出力
する受信データＤ１０７は、ラッチ回路１０９に保持さ
れて出力する復号結果Ｄ１０６と位相を合わせるために
遅延回路１１３に入力される。この場合の、受信データ
Ｄ１０７と復号結果Ｄ１０６との位相差は、復号回路１
０６に含まれる符号器複製のシフトレジスタのレジスタ
長に相当した約１００ビット程度である。位相が一致し
た受信データＤ１０８と復号データ１０２とを排他的論
理和回路１１４で排他的論理和をとることにより、ビッ
ト誤り位置を示すビット誤り位置検出信号Ｅ１０１を求
めることができる。

【００３６】誤り率計算回路１１５は、受信クロックＣ
Ｌ１０１の供給を受けつつビット誤り位置検出信号Ｅ１
０１を、ある一定時間計数し、ビット誤り率を算出して
出力する。こうして、ビット誤り率検出回路１０２に配
備する遅延回路の規模を大幅に圧縮し、さらに、受信デ
ータから冗長ビットを除去し、かつクロックレートを変
換する速度変換回路の遅延回路に対する前置を不要とし
て著しく装置の構成の簡素化が図れる。

【００３７】

【発明の効果】以上説明したように本発明は、逐次復号
回路とビット誤り率検出回路とを備えた逐次復号装置に
おいて、受信クロックの入力ごとに、蓄積受信データの
うちの最も古いデータとその復号結果とを対象とするビ
ット誤り率検出を行うことにより、ビット誤り率検出回
路に配置すべき遅延回路の遅延量を著しく圧縮し、かつ
速度変換回路の配置を不要として、構成を著しく簡素化
した逐次復号装置が実現できる効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の逐次復号装置の構成を示す
ブロック図である。

【図２】従来の逐次復号装置の構成を示すブロック図で
ある。

【図３】誤り訂正符号化器の基本的構成を示すブロック
図である。

【図４】誤り訂正符号化器の具体的構成を示すブロック
図である。

【符号の説明】

１０１ 逐次復号回路 １０２ ビット誤り率検出回路 １０３ カウンタ １０４ カウンタ １０５ セレクタ １０６ 復号回路 １０７ ＲＡＭ １０８ ＲＡＭ １０９ ラッチ回路 １１０ 速度変換回路 １１１ 制御回路 １１２ ラッチ回路 １１３ 遅延回路 １１４ 排他的論理和回路 １１５ 誤り率計算回路 ４０１ 逐次復号回路 ４０２ ビット誤り率検出回路 ４０３ カウンタ ４０４ カウンタ ４０５ セレクタ ４０６ 復号回路 ４０７ ＲＡＭ ４０８ ＲＡＭ ４０９ ラッチ回路 ４１０ 速度変換回路 ４１１ 制御回路 ４１２ 速度変換回路 ４１３ 遅延回路 ４１４ 排他的論理和回路 ４１５ 誤り率計算回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 次の各構成を備え、情報シンボルに畳込
   み符号化を施した符号シンボルを伝送路を介して入力
   し、これを逐次復号しつつ受信データビット誤り率とと
   もに出力することを特徴とする逐次復号装置。 （イ）送信側での畳込み符号化に供する符号器と同一の
   機能を有するレプリカとしての符号器複製を有し、符号
   シンボルとして入力する受信データに対してフアノ尤度
   を評価尺度とする逐次復号を施して復号データを出力す
   る逐次復号回路 （ロ）前記逐次復号回路に入力して逐次復号に供される
   べく蓄えられる受信データの最も古いデータ系列として
   の第１のデータ系列と、この第１のデータ系列を逐次復
   号した復号データによる第２のデータ系列とを入力し、
   前記第１のデータ系列を、前記第２のデータ系列を生成
   すべき逐次復号におけるデータ保留時間だけ遅延せしめ
   て第２のデータ系列との位相差を排除したうえ第２のデ
   ータ系列と比較してビット誤り率を算出するビット誤り
   率検出回路
2. 【請求項２】 前記逐次復号回路が、前記第１のデータ
   系列を含む受信データと、前記第２のデータ系列を含む
   復号データを、それぞれ独立したバッファとしてのＲＡ
   Ｍに蓄える構成を有することを特徴とする請求項１記載
   の逐次復号装置。
3. 【請求項３】 前記ビット誤り率検出回路における前記
   第１のデータ系列と前記第２のデータ系列との比較を、
   排他的論理和演算によって行うものとした構成を有する
   ことを特徴とする請求項１または２記載の逐次復号装
   置。