JP2621582B2 - 逐次復号装置 - Google Patents
逐次復号装置Info
- Publication number
- JP2621582B2 JP2621582B2 JP2138839A JP13883990A JP2621582B2 JP 2621582 B2 JP2621582 B2 JP 2621582B2 JP 2138839 A JP2138839 A JP 2138839A JP 13883990 A JP13883990 A JP 13883990A JP 2621582 B2 JP2621582 B2 JP 2621582B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- input terminal
- information
- state holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタルデータの伝送または蓄積過程でデ
ータに生じた誤りを自動的に訂正する誤り訂正復号化装
置に関する。
ータに生じた誤りを自動的に訂正する誤り訂正復号化装
置に関する。
本発明は、ビットシリアル復号処理を行う逐次復号装
置において、 この処理を２ビット単位に実行して状態保持回路の無
駄な動作を緩和することにより、 復号シンボル当たりの処理時間を短縮することができ
るようにしたものである。
置において、 この処理を２ビット単位に実行して状態保持回路の無
駄な動作を緩和することにより、 復号シンボル当たりの処理時間を短縮することができ
るようにしたものである。
データの伝送誤りを検出して訂正するために、データ
をいくつかの情報シンボルに区切り、誤り訂正符号器
（以下、符号器という）で畳み込み符号化して情報シン
ボルに冗長ビットを付加した符号シンボルにし、伝送さ
れた符号シンボルを誤り訂正復号器（以下復号器とい
う）でファノアルゴリズムを用いて逐次復号することが
行われている。
をいくつかの情報シンボルに区切り、誤り訂正符号器
（以下、符号器という）で畳み込み符号化して情報シン
ボルに冗長ビットを付加した符号シンボルにし、伝送さ
れた符号シンボルを誤り訂正復号器（以下復号器とい
う）でファノアルゴリズムを用いて逐次復号することが
行われている。
このような符号器は状態保持回路と関数発生回路とを
備えている。状態保持回路は例えば双方向のシフトレジ
スタで構成され、内部状態を保持し、情報シンボルの入
力によって内部状態を変更する。関数発生器は内部状態
を入力して冗長ビットを発生する。情報シンボルに冗長
ビットが付加され符号シンボルになり、この符号シンボ
ルが伝送される。
備えている。状態保持回路は例えば双方向のシフトレジ
スタで構成され、内部状態を保持し、情報シンボルの入
力によって内部状態を変更する。関数発生器は内部状態
を入力して冗長ビットを発生する。情報シンボルに冗長
ビットが付加され符号シンボルになり、この符号シンボ
ルが伝送される。
復号器が受取る受信信号列は、伝送誤りにより必ずし
も送られた符号シンボルのビット列とは一致しない。復
号器は対応する符号器と同一の機能を有する回路（以
下、符号器複製という）をもっており、例えば情報シン
ボルの長さが３ビットならば、000、001、……、111の
８通りのすべての可能な情報シンボルのビット列を符号
器複製にそれぞれ入力したときの符号器複製の出力ビッ
ト列を受信信号列とそれぞれ比較し、受信信号列に最も
近い符号シンボルを与える情報シンボルから送られた情
報シンボルを推定する。近さの尺度として、ファノ尤度
と呼ばれる尤度が用いられる。ファノアルゴリズムで
は、基本的にはファノ尤度の累積尤度が最も大きくなる
情報シンボル列を送られた情報シンボル列であると判定
していく。もっとも、受信信号列に誤りが多発すると、
まちがった情報シンボルを送られた情報シンボルである
と判定する可能性がある。いったん誤った判定をする
と、それ以後の復号器複製の内部状態が符号器の内部状
態とくいちがい、それ以後はファノ尤度の大きな情報シ
ンボルを見付けようとしてもなかなか見付けられなくな
るので、過去の誤った判定をしたことが検出できる。誤
った判定をしたことを検出すると、符号器複製の内部状
態を過去の状態に戻した後に、過去に選んだ情報シンボ
ルの次のファノ尤度の大きな情報シンボルを送られた情
報シンボルであると判定して復号化をやり直す。ファノ
尤度が次に大きな情報シンボルを見付けようとしてもす
でに探索済みで見付けることができなければ、もう１つ
過去の状態に戻って同様な操作を行う。このような試行
錯誤を繰り返して復号化を行い、いったん出力した復号
結果を後で変更する可能性があるので、復号器は入力し
た受信信号列のバッファおよび復号結果のバッファを必
要とする。
も送られた符号シンボルのビット列とは一致しない。復
号器は対応する符号器と同一の機能を有する回路（以
下、符号器複製という）をもっており、例えば情報シン
ボルの長さが３ビットならば、000、001、……、111の
８通りのすべての可能な情報シンボルのビット列を符号
器複製にそれぞれ入力したときの符号器複製の出力ビッ
ト列を受信信号列とそれぞれ比較し、受信信号列に最も
近い符号シンボルを与える情報シンボルから送られた情
報シンボルを推定する。近さの尺度として、ファノ尤度
と呼ばれる尤度が用いられる。ファノアルゴリズムで
は、基本的にはファノ尤度の累積尤度が最も大きくなる
情報シンボル列を送られた情報シンボル列であると判定
していく。もっとも、受信信号列に誤りが多発すると、
まちがった情報シンボルを送られた情報シンボルである
と判定する可能性がある。いったん誤った判定をする
と、それ以後の復号器複製の内部状態が符号器の内部状
態とくいちがい、それ以後はファノ尤度の大きな情報シ
ンボルを見付けようとしてもなかなか見付けられなくな
るので、過去の誤った判定をしたことが検出できる。誤
った判定をしたことを検出すると、符号器複製の内部状
態を過去の状態に戻した後に、過去に選んだ情報シンボ
ルの次のファノ尤度の大きな情報シンボルを送られた情
報シンボルであると判定して復号化をやり直す。ファノ
尤度が次に大きな情報シンボルを見付けようとしてもす
でに探索済みで見付けることができなければ、もう１つ
過去の状態に戻って同様な操作を行う。このような試行
錯誤を繰り返して復号化を行い、いったん出力した復号
結果を後で変更する可能性があるので、復号器は入力し
た受信信号列のバッファおよび復号結果のバッファを必
要とする。
以上説明したファノアルゴリズムは米国人ファノ（R.
M.Fano）が提案したもので、IEEE「情報理論についての
報告」（Transactions on Information Theory）、IT−
９（1963）（米）P.64-74に記載されている。また、こ
のような符号器および復号器は例えば米国人ジュージ・
デビッド・フォーニィ・ジュニア（George David Forne
y,Jr）の論文IEEE「通信技術についての報告」（Transa
ctions on Communications Technology）、COM19（197
1）（米）P821-P835に記載されている回路で実現でき
る。
M.Fano）が提案したもので、IEEE「情報理論についての
報告」（Transactions on Information Theory）、IT−
９（1963）（米）P.64-74に記載されている。また、こ
のような符号器および復号器は例えば米国人ジュージ・
デビッド・フォーニィ・ジュニア（George David Forne
y,Jr）の論文IEEE「通信技術についての報告」（Transa
ctions on Communications Technology）、COM19（197
1）（米）P821-P835に記載されている回路で実現でき
る。
ところで、情報シンボルの長さがｋビットであるとす
ると、可能な情報シンボルは2k通りある。従来の復号器
は、１回の復号操作のために2k通りの情報シンボルに対
して尤度を計算し、それらの尤度を比較するのに2k−１
回の比較演算をする必要があるので、情報シンボルの長
さが長くなると高速な復号化ができなくなる欠点があ
る。この欠点を解決するために、出願番号61-225403の
ビットシリアル復号器が提案されている。このビットシ
リンダ復号器の原理は、情報シンボルの各（情報）ビッ
トを長さ１ビットの情報シンボルに対応する符号シンボ
ルと見なし、冗長ビットを長さ０ビットの情報シンボル
に対する符号シンボルと見なして受信信号列をビットご
とに逐次復号化することにある。長さ１ビットの情報シ
ンボルは「０」、「１」の２通りであるから、１回の復
号操作のために２通りの情報シンボルに対して尤度を計
算し、それらの尤度を比較するのに１回の比較演算をす
ればよい。これに対して従来の復号器は情報ビット１ビ
ットあたり（2k−１）/k回の比較演算を必要とする。し
たがって、情報シンボルのビット長が２以上であればビ
ットシリアル復号器の復号化は従来の復号器の復号化よ
り高速になる。
ると、可能な情報シンボルは2k通りある。従来の復号器
は、１回の復号操作のために2k通りの情報シンボルに対
して尤度を計算し、それらの尤度を比較するのに2k−１
回の比較演算をする必要があるので、情報シンボルの長
さが長くなると高速な復号化ができなくなる欠点があ
る。この欠点を解決するために、出願番号61-225403の
ビットシリアル復号器が提案されている。このビットシ
リンダ復号器の原理は、情報シンボルの各（情報）ビッ
トを長さ１ビットの情報シンボルに対応する符号シンボ
ルと見なし、冗長ビットを長さ０ビットの情報シンボル
に対する符号シンボルと見なして受信信号列をビットご
とに逐次復号化することにある。長さ１ビットの情報シ
ンボルは「０」、「１」の２通りであるから、１回の復
号操作のために２通りの情報シンボルに対して尤度を計
算し、それらの尤度を比較するのに１回の比較演算をす
ればよい。これに対して従来の復号器は情報ビット１ビ
ットあたり（2k−１）/k回の比較演算を必要とする。し
たがって、情報シンボルのビット長が２以上であればビ
ットシリアル復号器の復号化は従来の復号器の復号化よ
り高速になる。
第２図はこのようなビットシリアル復号器の基本構成
を示すブロック図である。ただし、情報シンボルの長さ
をｎ−１ビットとし、符号シンボルの長さをｎビットと
し、ｎは偶数としている。情報シンボルを修正する手数
を少なくする意味で組織符号を用いている。
を示すブロック図である。ただし、情報シンボルの長さ
をｎ−１ビットとし、符号シンボルの長さをｎビットと
し、ｎは偶数としている。情報シンボルを修正する手数
を少なくする意味で組織符号を用いている。
状態保持回路102は例えば双方向シフトレジスタであ
り、情報ビットのほか冗長ビットをもダミービットとし
て保持する。関数発生器103は対応する符号器の関数発
生器と同じものである。カウンタ105は、モジュロｎの
ｎ進カウンタであり、状態保持回路102の内容がそれぞ
れ左右にシフトされるごとに「１」だけ増減される。識
別器106はカウンタ105があらかじめ決められた値をとる
と「１」を、それ以外のときは「０」を出力する。セレ
クタ110は識別器106の出力が「０」のときは状態保持回
路102の左端に保持されたビットを選択し、識別器106の
出力が「１」のときは関数発生器103の出力するビット
を選択する。逐次復号制御回路115はセレクタ110の出力
とレジスタ112に保持された受信信号とを比較したファ
ノアルゴリズムを実行し、状態保持回路102の内容を左
右にシフトしたり、状態保持回路102の左端に反転器109
の出力を保持したりする。逐次復号制御回路115の構造
は、入力されるビット数が従来の復号器におけるより小
さいという点を除けば従来の復号器におけるものの構造
と同じである。
り、情報ビットのほか冗長ビットをもダミービットとし
て保持する。関数発生器103は対応する符号器の関数発
生器と同じものである。カウンタ105は、モジュロｎの
ｎ進カウンタであり、状態保持回路102の内容がそれぞ
れ左右にシフトされるごとに「１」だけ増減される。識
別器106はカウンタ105があらかじめ決められた値をとる
と「１」を、それ以外のときは「０」を出力する。セレ
クタ110は識別器106の出力が「０」のときは状態保持回
路102の左端に保持されたビットを選択し、識別器106の
出力が「１」のときは関数発生器103の出力するビット
を選択する。逐次復号制御回路115はセレクタ110の出力
とレジスタ112に保持された受信信号とを比較したファ
ノアルゴリズムを実行し、状態保持回路102の内容を左
右にシフトしたり、状態保持回路102の左端に反転器109
の出力を保持したりする。逐次復号制御回路115の構造
は、入力されるビット数が従来の復号器におけるより小
さいという点を除けば従来の復号器におけるものの構造
と同じである。
受信信号列は入力端子101から１ビットずつ入力され
ていったんバッファ111に蓄えられ、逐次復号制御回路1
15が必要とするときにレジスタ112と状態保持回路102の
左端とに保持される。逐次復号制御回路115は、過去の
推定が正しいと判断しているときは、状態保持回路102
の内容を右にシフトし、はみだしたビットをバッファ11
4に出力し、レジスタ112の内容をバッファ113に出力
し、バッファ111から受信信号を取り出してレジスタ112
と状態保持回路102の左端とに保持する。一方、逐次復
号制御回路115は過去の推定がまちがっていると判断す
ると、状態保持回路102を左にシフトし、バッファ114か
ら過去にバッファ114に入力したビットを取り出して状
態保持回路102の右端に保持することにより内部状態を
過去の状態に戻し、レジスタ112の内容をバッファ111に
戻し、バッファ113から過去にバッファ113に入力したビ
ットを取り出してレジスタ112に保持する。
ていったんバッファ111に蓄えられ、逐次復号制御回路1
15が必要とするときにレジスタ112と状態保持回路102の
左端とに保持される。逐次復号制御回路115は、過去の
推定が正しいと判断しているときは、状態保持回路102
の内容を右にシフトし、はみだしたビットをバッファ11
4に出力し、レジスタ112の内容をバッファ113に出力
し、バッファ111から受信信号を取り出してレジスタ112
と状態保持回路102の左端とに保持する。一方、逐次復
号制御回路115は過去の推定がまちがっていると判断す
ると、状態保持回路102を左にシフトし、バッファ114か
ら過去にバッファ114に入力したビットを取り出して状
態保持回路102の右端に保持することにより内部状態を
過去の状態に戻し、レジスタ112の内容をバッファ111に
戻し、バッファ113から過去にバッファ113に入力したビ
ットを取り出してレジスタ112に保持する。
過去に状態保持回路102に入力されたビットが送られ
た情報ビットでないと判断して逐次復号制御回路115が
ビットの修正を行うときは、状態保持回路102の左端に
保持されたビットの値を反転器109で反転して再び状態
保持回路102の左端に保持し直す。しかし、すでに修正
を行った場合と識別器106の出力が「１」の場合には、
修正はできない。修正ができない場合に、逐次復号制御
回路115はさらに過去の判定を修正する。状態保持回路1
02の左端に保持されているビットが過去に修正されてい
なければ、このビットはレジスタ112の内容に一致し、
修正されていなければ一致しないから、排他的論理回路
107の出力が「０」であるか「１」であるかによって修
正の有無が判断できるので、排他的論理回路107の出力
と識別器106の出力との論理和である論理和回路108の出
力によって、逐次復号制御回路115はビットの修正がで
きるか否かを判別することができる。
た情報ビットでないと判断して逐次復号制御回路115が
ビットの修正を行うときは、状態保持回路102の左端に
保持されたビットの値を反転器109で反転して再び状態
保持回路102の左端に保持し直す。しかし、すでに修正
を行った場合と識別器106の出力が「１」の場合には、
修正はできない。修正ができない場合に、逐次復号制御
回路115はさらに過去の判定を修正する。状態保持回路1
02の左端に保持されているビットが過去に修正されてい
なければ、このビットはレジスタ112の内容に一致し、
修正されていなければ一致しないから、排他的論理回路
107の出力が「０」であるか「１」であるかによって修
正の有無が判断できるので、排他的論理回路107の出力
と識別器106の出力との論理和である論理和回路108の出
力によって、逐次復号制御回路115はビットの修正がで
きるか否かを判別することができる。
以上の操作を行ってバッファ114に情報ビットの推定
値を蓄え、最終的に出力端子104から出力する。
値を蓄え、最終的に出力端子104から出力する。
しかし、このようなビットシリアル復号器では、情報
シンボルの全体としての尤度の計算や比較をすることな
く尤度の大きな情報を選び出すことができるかわりに、
双方向シフトレジスタを用いた状態保持回路102の動作
にむだな動きが生ずる。これは、符号化率（ｎ−１）/n
の組織符号を用いているために、識別器106の出力が
「１」となる、すなわち冗長ビットの位置に対する処理
が行われるまで逐次復号制御回路115は正しい操作を行
っているかどうかを判断できないからである。すなわ
ち、情報シンボル中のある情報ビットを修正すると、逐
次復号制御回路115は強引に状態保持回路102の双方向シ
フトレジスタを冗長ビットに対応する位置まで進め、逐
次復号制御回路115の判断を仰がなくてはならない。ま
た、逐次復号制御回路115が修正誤りと判定すると、過
去に戻るように双方向シフトレジスタを後退させなけれ
ばならない。本発明、このような双方向シフトレジスタ
のむだな動きをなくし、符号シンボル当りの処理時間を
短くし、誤り訂正能力の高い逐次復号装置を提供するこ
とを目的とする。
シンボルの全体としての尤度の計算や比較をすることな
く尤度の大きな情報を選び出すことができるかわりに、
双方向シフトレジスタを用いた状態保持回路102の動作
にむだな動きが生ずる。これは、符号化率（ｎ−１）/n
の組織符号を用いているために、識別器106の出力が
「１」となる、すなわち冗長ビットの位置に対する処理
が行われるまで逐次復号制御回路115は正しい操作を行
っているかどうかを判断できないからである。すなわ
ち、情報シンボル中のある情報ビットを修正すると、逐
次復号制御回路115は強引に状態保持回路102の双方向シ
フトレジスタを冗長ビットに対応する位置まで進め、逐
次復号制御回路115の判断を仰がなくてはならない。ま
た、逐次復号制御回路115が修正誤りと判定すると、過
去に戻るように双方向シフトレジスタを後退させなけれ
ばならない。本発明、このような双方向シフトレジスタ
のむだな動きをなくし、符号シンボル当りの処理時間を
短くし、誤り訂正能力の高い逐次復号装置を提供するこ
とを目的とする。
本発明は、畳み込み符号化された情報シンボルに冗長
ビットが付加された符号シンボルのビット列が到来する
入力端子と、この入力端子を経由するビット列に対して
ビットシリアル復号処理を行う復号手段とを備えた逐次
復号装置において、 上記入力端子は、符号シンボルを分割して生成された
冗長ビットを含む第一のビット群と第二のビット群とが
それぞれ到来する第一入力端子および第二入力端子で構
成され、上記復号手段は、上記第一入力端子および上記
第二入力端子に接続され、２ビット単位でビットシリア
ル復号処理を実行する構成であることを特徴とする。
ビットが付加された符号シンボルのビット列が到来する
入力端子と、この入力端子を経由するビット列に対して
ビットシリアル復号処理を行う復号手段とを備えた逐次
復号装置において、 上記入力端子は、符号シンボルを分割して生成された
冗長ビットを含む第一のビット群と第二のビット群とが
それぞれ到来する第一入力端子および第二入力端子で構
成され、上記復号手段は、上記第一入力端子および上記
第二入力端子に接続され、２ビット単位でビットシリア
ル復号処理を実行する構成であることを特徴とする。
ここで、上記復号手段は、上記第一のビット群および
上記第二のビット群の１ビットをそれぞれ入力して所定
期間保持する状態保持回路と、上記状態保持回路が保持
する内容から冗長ビットを抽出する関数発生器と、ビッ
トシリアル復号処理中のビットに対応する符号シンボル
中の部分を算出するカウンタと、情報シンボル中の冗長
ビットを識別する識別器と、上記第一のビット群と上記
第二のビット群との組合せで決まる情報ビットの組また
は冗長ビットと情報ビットとの組のいずれであるかを上
記識別器の出力に基づき調べ該当する２ビットの尤度を
逐次求めて最大尤度の情報シンボルを選択する逐次復号
制御回路と、上記逐次復号制御回路への上記第一のビッ
ト群の最終入力を選択するセレクタとを備えた構成でも
良い。
上記第二のビット群の１ビットをそれぞれ入力して所定
期間保持する状態保持回路と、上記状態保持回路が保持
する内容から冗長ビットを抽出する関数発生器と、ビッ
トシリアル復号処理中のビットに対応する符号シンボル
中の部分を算出するカウンタと、情報シンボル中の冗長
ビットを識別する識別器と、上記第一のビット群と上記
第二のビット群との組合せで決まる情報ビットの組また
は冗長ビットと情報ビットとの組のいずれであるかを上
記識別器の出力に基づき調べ該当する２ビットの尤度を
逐次求めて最大尤度の情報シンボルを選択する逐次復号
制御回路と、上記逐次復号制御回路への上記第一のビッ
ト群の最終入力を選択するセレクタとを備えた構成でも
良い。
本発明の回路では、ビット単位の処理をやめて２ビッ
トずつの処理を行っている。すなわち、情報シンボルを
誤り訂正符号器で畳み込み符号化し、情報シンボルに冗
長ビットを付加した符号シンボルをあらかじめ定められ
た組合わせで冗長ビットを含むビット群とそうでないビ
ット群に２分したものを逐次復号装置の入力し、情報ビ
ットと情報ビットの２ビットの組または情報ビットと冗
長ビットの２ビットの組の尤度を識別器の出力に応じて
逐次復号制御回路で求め、送信情報シンボルのそれぞれ
のビットを推定することによって尤度の大きい情報シン
ボルを選び出していく。このようにすることにより、双
方向シフトレジスタの無駄な動きが緩和され、符号シン
ボル当りの処理時間が短くなり、誤り訂正能力が向上で
きる。
トずつの処理を行っている。すなわち、情報シンボルを
誤り訂正符号器で畳み込み符号化し、情報シンボルに冗
長ビットを付加した符号シンボルをあらかじめ定められ
た組合わせで冗長ビットを含むビット群とそうでないビ
ット群に２分したものを逐次復号装置の入力し、情報ビ
ットと情報ビットの２ビットの組または情報ビットと冗
長ビットの２ビットの組の尤度を識別器の出力に応じて
逐次復号制御回路で求め、送信情報シンボルのそれぞれ
のビットを推定することによって尤度の大きい情報シン
ボルを選び出していく。このようにすることにより、双
方向シフトレジスタの無駄な動きが緩和され、符号シン
ボル当りの処理時間が短くなり、誤り訂正能力が向上で
きる。
以下、本発明の一実施例について図面を参照して説明
する。第１図は、本発明の基本構成を示すブロック図で
ある。ただし、情報シンボルの長さを（ｎ−１）ビット
とし、符号シンボルの長さをｎビットとし、ｎは偶数と
している。また、情報シンボルを修正する手数を少なく
する意味で組織符号を用いている。
する。第１図は、本発明の基本構成を示すブロック図で
ある。ただし、情報シンボルの長さを（ｎ−１）ビット
とし、符号シンボルの長さをｎビットとし、ｎは偶数と
している。また、情報シンボルを修正する手数を少なく
する意味で組織符号を用いている。
この実施例は、第１図に示すように、畳み込み符号化
された情報シンボルに冗長ビットが付加された符号シン
ボルのビット列が到来する入力端子と、この入力端子を
経由するビット列に対してビットシリアル復号処理を行
う復号手段とを備え、さらに、本発明の特徴とする手段
として、上記入力端子は、符号シンボルを分割して生成
された冗長ビットを含む第一のビット群と第二のビット
群とがそれぞれ到来する入力端子１および入力端子５で
構成され、上記復号手段は、入力端子１および入力端子
５に接続され、２ビット単位でビットシリアル復号処理
を実行する構成であり、上記第一のビット群および上記
第二のビット群の１ビットをそれぞれ入力して所定期間
保持する状態保持回路10および11と、状態保持回路10お
よび11が保持する内容から冗長ビットを抽出する関数発
生器９と、ビットシリアル復号処理中のビットに対応す
る符号シンボル中の部分を算出するカウンタ15と、情報
シンボル中の冗長ビットを識別する識別器16と、上記第
一のビット群と上記第二のビット群との組合せで決まる
情報ビットの組または冗長ビットと情報ビットとの組の
いずれであるかを識別器16の出力に基づき調べ該当する
２ビットの尤度を逐次求めて最大尤度の情報シンボルを
選択する逐次復号制御回路14と、逐次復号制御回路14へ
の上記第一のビット群の最終入力を選択するセレクタ17
とを備える。
された情報シンボルに冗長ビットが付加された符号シン
ボルのビット列が到来する入力端子と、この入力端子を
経由するビット列に対してビットシリアル復号処理を行
う復号手段とを備え、さらに、本発明の特徴とする手段
として、上記入力端子は、符号シンボルを分割して生成
された冗長ビットを含む第一のビット群と第二のビット
群とがそれぞれ到来する入力端子１および入力端子５で
構成され、上記復号手段は、入力端子１および入力端子
５に接続され、２ビット単位でビットシリアル復号処理
を実行する構成であり、上記第一のビット群および上記
第二のビット群の１ビットをそれぞれ入力して所定期間
保持する状態保持回路10および11と、状態保持回路10お
よび11が保持する内容から冗長ビットを抽出する関数発
生器９と、ビットシリアル復号処理中のビットに対応す
る符号シンボル中の部分を算出するカウンタ15と、情報
シンボル中の冗長ビットを識別する識別器16と、上記第
一のビット群と上記第二のビット群との組合せで決まる
情報ビットの組または冗長ビットと情報ビットとの組の
いずれであるかを識別器16の出力に基づき調べ該当する
２ビットの尤度を逐次求めて最大尤度の情報シンボルを
選択する逐次復号制御回路14と、逐次復号制御回路14へ
の上記第一のビット群の最終入力を選択するセレクタ17
とを備える。
次に、この実施例の動作を説明する。
情報保持回路10および11は例えば双方向シフトレジス
タであり、状態保持回路11は情報ビットのみを保持し、
状態保持回路10は情報ビットのほか冗長ビットをもダミ
ービットとして保持する。関数発生器９は対応する符号
器の関数発生器と同じものである。カウンタ15はモジュ
ロn/2のn/2進カウンタであり、状態保持回路10および11
の内容がそれぞれ左右にシフトされるごとに「１」だけ
増減される。識別器16はカウンタ15があらかじめ決めら
れた値をとると「１」、その以外のときは「０」を出力
する。セレクタ17は、識別器16の出力が「０」のときは
状態保持回路10の左端に保持されたビットを選択し、識
別器16の出力が「１」のときは関数発生器９の出力する
ビットを選択する。逐次復号制御回路14は、セレクタ17
の出力とレジスタ３に保持された受信信号とを、また、
状態保持回路11の右端に保持されたビットとレジスタ７
に保持された受信信号とをそれぞれ比較してファノアル
ゴリズムを実行し、状態保持回路10および11の内容を左
右にシフトしたり、状態保持回路10の左端に排他的論理
和回路18の出力や状態保持回路11の右端に反転器23の出
力を保持したりする。逐次復号制御回路14に構造は従来
の復号器におけるものと同じ構造である。
タであり、状態保持回路11は情報ビットのみを保持し、
状態保持回路10は情報ビットのほか冗長ビットをもダミ
ービットとして保持する。関数発生器９は対応する符号
器の関数発生器と同じものである。カウンタ15はモジュ
ロn/2のn/2進カウンタであり、状態保持回路10および11
の内容がそれぞれ左右にシフトされるごとに「１」だけ
増減される。識別器16はカウンタ15があらかじめ決めら
れた値をとると「１」、その以外のときは「０」を出力
する。セレクタ17は、識別器16の出力が「０」のときは
状態保持回路10の左端に保持されたビットを選択し、識
別器16の出力が「１」のときは関数発生器９の出力する
ビットを選択する。逐次復号制御回路14は、セレクタ17
の出力とレジスタ３に保持された受信信号とを、また、
状態保持回路11の右端に保持されたビットとレジスタ７
に保持された受信信号とをそれぞれ比較してファノアル
ゴリズムを実行し、状態保持回路10および11の内容を左
右にシフトしたり、状態保持回路10の左端に排他的論理
和回路18の出力や状態保持回路11の右端に反転器23の出
力を保持したりする。逐次復号制御回路14に構造は従来
の復号器におけるものと同じ構造である。
受信系列はあらかじめ定められた組合わせで２分され
ているので、入力端子１からは冗長ビットを含むビット
群が１ビットずつ入力され、入力端子５からは情報ビッ
トのみのビット群が１ビットずつ入力され、それぞれが
いったんバッファ２および６に蓄えられ、逐次復号制御
回路14が必要とするときに、レジスタ３と状態保持回路
10の左端とに、またレジスタ７と状態保持回路11の右端
とにそれぞれ保持される。逐次復号制御回路14は、過去
の推定が正しいと判断しているときには、状態保持回路
10の内容を右にシフトし、また、状態保持回路11の内容
を左にシフトし、それぞれはみ出したビットをバッファ
12に出力し、レジスタ３の内容をバッファ４に出力し、
バッファ２から受信信号を取り出してレジスタ３と状態
保持回路10の右端とに保持し、レジスタ７の内容をバッ
ファ８に出力し、バッファ６から受信信号を取り出して
レジスタ７と状態保持回路11の左端に保持する。一方、
逐次復号制御回路14は過去の推定がまちがっていると判
断すると、状態保持回路10を左にシフトし、バッファ12
から過去にバッファ12に入力したビットを取り出して状
態保持回路10および11の右端と左端とにそれぞれ保持す
ることにより内部状態を過去の状態に戻し、レジスタ３
の内容をバッファ２に戻し、また、レジスタ７の内容を
バッファ６に戻し、バッファ４から過去にバッファ４か
ら入力したビットを取り出してレジスタ３に保持し、ま
たバッファ８から過去にバッファ８から入力したビット
を取り出してレジスタ７に保持する。過去に状態保持回
路10および11に入力されたビットが送られた情報ビット
でないと判断して逐次復号制御回路14がビットの修正を
行うときは、状態保持回路11の右端に保持されたビット
の値を反転器23で反転して再び状態保持回路11の右端に
保持し直す。このときに、状態保持回路10の左端の出力
は反転器21で反転され、反転器22の出力と排他的論理和
回路18で排他的論理和が施されるが値は変化しない。し
かし、状態保持回路11の右端のビットがすでに修正を行
った場合には、状態保持回路11の右端の出力は反転器21
で反転して元の値に戻され、状態保持回路10の左端の出
力を排他的論理和回路18ないし19と反転器21および22を
使って反転して再び状態保持回路10の右端に保持し直
す。さらに、この状態もすでに修正を行った場合には、
状態保持回路10の左端の出力は排他的論理和回路18ない
し19と反転器21および22とにより同じ値を取り、再び状
態保持回路10の左端に保持し直される。また、状態保持
回路11の右端の出力は反転器23により反転され、再び状
態保持回路11の右端に保持し直される。このような動作
は状態保持回路10の左端の出力と情報保持回路の右端の
出力が共に情報ビットの場合であるが、状態保持回路10
の左端の出力が冗長ビットで、状態保持回路11の右端の
出力が情報ビットである場合には、状態保持回路11の右
端の出力しか修正できない。状態保持回路10および11の
左端および右端に保持されているビットが過去に修正さ
れていなければ、これらのビットはレジスタ３および７
の内容とそれぞれ一致し、修正されていなければ一致し
ないから、排他的論理和回路19および20の出力が「０」
であるか「１」であるかによって修正の有無が判断てき
る。排他的論理和回路19および20の出力の論理積である
論理積回路26の出力と冗長ビットを示す識別器16の出力
と排他的論理和回路20の出力との論理積である論理積回
路25の出力との論理和である論理和回路24の出力によっ
て、逐次復号制御回路14は２つのビットの修正ができる
か否かを判別できる。修正できない場合は逐次復号制御
回路14はさらに過去の判定を修正する。このような操作
を行ってバッファ12に情報ビットの推定値を蓄え、最終
的に出力端子13から出力する。
ているので、入力端子１からは冗長ビットを含むビット
群が１ビットずつ入力され、入力端子５からは情報ビッ
トのみのビット群が１ビットずつ入力され、それぞれが
いったんバッファ２および６に蓄えられ、逐次復号制御
回路14が必要とするときに、レジスタ３と状態保持回路
10の左端とに、またレジスタ７と状態保持回路11の右端
とにそれぞれ保持される。逐次復号制御回路14は、過去
の推定が正しいと判断しているときには、状態保持回路
10の内容を右にシフトし、また、状態保持回路11の内容
を左にシフトし、それぞれはみ出したビットをバッファ
12に出力し、レジスタ３の内容をバッファ４に出力し、
バッファ２から受信信号を取り出してレジスタ３と状態
保持回路10の右端とに保持し、レジスタ７の内容をバッ
ファ８に出力し、バッファ６から受信信号を取り出して
レジスタ７と状態保持回路11の左端に保持する。一方、
逐次復号制御回路14は過去の推定がまちがっていると判
断すると、状態保持回路10を左にシフトし、バッファ12
から過去にバッファ12に入力したビットを取り出して状
態保持回路10および11の右端と左端とにそれぞれ保持す
ることにより内部状態を過去の状態に戻し、レジスタ３
の内容をバッファ２に戻し、また、レジスタ７の内容を
バッファ６に戻し、バッファ４から過去にバッファ４か
ら入力したビットを取り出してレジスタ３に保持し、ま
たバッファ８から過去にバッファ８から入力したビット
を取り出してレジスタ７に保持する。過去に状態保持回
路10および11に入力されたビットが送られた情報ビット
でないと判断して逐次復号制御回路14がビットの修正を
行うときは、状態保持回路11の右端に保持されたビット
の値を反転器23で反転して再び状態保持回路11の右端に
保持し直す。このときに、状態保持回路10の左端の出力
は反転器21で反転され、反転器22の出力と排他的論理和
回路18で排他的論理和が施されるが値は変化しない。し
かし、状態保持回路11の右端のビットがすでに修正を行
った場合には、状態保持回路11の右端の出力は反転器21
で反転して元の値に戻され、状態保持回路10の左端の出
力を排他的論理和回路18ないし19と反転器21および22を
使って反転して再び状態保持回路10の右端に保持し直
す。さらに、この状態もすでに修正を行った場合には、
状態保持回路10の左端の出力は排他的論理和回路18ない
し19と反転器21および22とにより同じ値を取り、再び状
態保持回路10の左端に保持し直される。また、状態保持
回路11の右端の出力は反転器23により反転され、再び状
態保持回路11の右端に保持し直される。このような動作
は状態保持回路10の左端の出力と情報保持回路の右端の
出力が共に情報ビットの場合であるが、状態保持回路10
の左端の出力が冗長ビットで、状態保持回路11の右端の
出力が情報ビットである場合には、状態保持回路11の右
端の出力しか修正できない。状態保持回路10および11の
左端および右端に保持されているビットが過去に修正さ
れていなければ、これらのビットはレジスタ３および７
の内容とそれぞれ一致し、修正されていなければ一致し
ないから、排他的論理和回路19および20の出力が「０」
であるか「１」であるかによって修正の有無が判断てき
る。排他的論理和回路19および20の出力の論理積である
論理積回路26の出力と冗長ビットを示す識別器16の出力
と排他的論理和回路20の出力との論理積である論理積回
路25の出力との論理和である論理和回路24の出力によっ
て、逐次復号制御回路14は２つのビットの修正ができる
か否かを判別できる。修正できない場合は逐次復号制御
回路14はさらに過去の判定を修正する。このような操作
を行ってバッファ12に情報ビットの推定値を蓄え、最終
的に出力端子13から出力する。
本発明は、以上説明したように、２ビットずつ処理す
る機能をもつことにより、従来技術であるビットシリア
ル誤り訂正復号器で生じた双方向シフトレジスタの無駄
な動きが緩和できるので、符号シンボル当りの処理時間
が短縮でき、誤り訂正能力を向上させることができる効
果がある。また、ビットシリアル誤り訂正復号器での符
号シンボル当りの処理時間を同じに保てば、本発明で用
いたバッファのメモリ容量を少なくすることができるの
で、回路の小型化とコスト削減とが図れる効果がある。
る機能をもつことにより、従来技術であるビットシリア
ル誤り訂正復号器で生じた双方向シフトレジスタの無駄
な動きが緩和できるので、符号シンボル当りの処理時間
が短縮でき、誤り訂正能力を向上させることができる効
果がある。また、ビットシリアル誤り訂正復号器での符
号シンボル当りの処理時間を同じに保てば、本発明で用
いたバッファのメモリ容量を少なくすることができるの
で、回路の小型化とコスト削減とが図れる効果がある。
第１図は本発明実施例の構成を示すブロック構成図。 第２図は従来例の構成を示すブロック構成図。 １、５……入力端子、２、４、６、８、12……バッフ
ァ、３、７……レジスタ、９……関数発生器、10、11…
…状態保持回路、13……出力端子、14……逐次復号制御
回路、15……カウンタ、16……識別器、17……セレク
タ、18、19、20……排他的論理和回路、21、22、23……
反転器、24……論理和回路、25、26……論理積回路。
ァ、３、７……レジスタ、９……関数発生器、10、11…
…状態保持回路、13……出力端子、14……逐次復号制御
回路、15……カウンタ、16……識別器、17……セレク
タ、18、19、20……排他的論理和回路、21、22、23……
反転器、24……論理和回路、25、26……論理積回路。
Claims (2)
- 【請求項１】畳み込み符号化された情報シンボルに冗長
ビットが付加された符号シンボルのビット列が到来する
入力端子と、この入力端子を経由するビット列に対して
ビットシリアル復号処理を行う復号手段とを備えた逐次
復号装置において、 上記入力端子は、前記符号シンボルがあらかじめ定めら
れた組み合わせで２分され生成された冗長ビットを含む
第一のビット群と冗長ビットを含まない第二のビット群
とがそれぞれ到来する第一入力端子および第二入力端子
で構成され、 上記復号手段は、上記第一入力端子に到来する第一のビ
ット群と上記第二入力端子に到来する第二のビット群と
をそれぞれ入力し、２ビット単位でビットシリアル復号
処理を実行する構成である ことを特徴とする逐次復号装置。 - 【請求項２】上記復号手段は、上記第一のビット群およ
び上記第二のビット群の１ビットをそれぞれ入力して所
定期間保持する二つの状態保持回路と、上記状態保持回
路が保持する内容から冗長ビットを抽出する関数発生器
と、ビットシリアル復号処理中のビットに対応する符号
シンボル中の部分を算出するカウンタと、情報シンボル
中の冗長ビットを識別する識別器と、上記第一のビット
群と上記第二のビット群との組合せで決まる情報ビット
の組または冗長ビットと情報ビットとの組のいずれであ
るかを上記識別器の出力に基づき調べ該当する２ビット
の尤度を逐次求めて最大尤度の情報シンボルを選択する
逐次復号制御回路と、上記逐次復号制御回路への上記第
一のビット群の最終入力を選択するセレクタとを備えた
請求項１記載の逐次復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138839A JP2621582B2 (ja) | 1990-05-29 | 1990-05-29 | 逐次復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138839A JP2621582B2 (ja) | 1990-05-29 | 1990-05-29 | 逐次復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432317A JPH0432317A (ja) | 1992-02-04 |
| JP2621582B2 true JP2621582B2 (ja) | 1997-06-18 |
Family
ID=15231411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138839A Expired - Lifetime JP2621582B2 (ja) | 1990-05-29 | 1990-05-29 | 逐次復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621582B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0710766D0 (en) * | 2007-06-05 | 2007-07-18 | Cambridge Silicon Radio Ltd | A convolutional decoder and method of decoding |
| EP2675159B1 (en) * | 2012-06-15 | 2018-08-08 | BlackBerry Limited | Multi-bit information hiding using overlapping subsets |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159922A (ja) * | 1986-01-09 | 1987-07-15 | Nec Corp | 誤り訂正符号化復号化装置 |
| JPS63161732A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 逐次誤り訂正復号化装置用のリセツト信号発生器 |
-
1990
- 1990-05-29 JP JP2138839A patent/JP2621582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432317A (ja) | 1992-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4539684A (en) | Automatic frame synchronization recovery utilizing a sequential decoder | |
| US3466601A (en) | Automatic synchronization recovery techniques for cyclic codes | |
| FI114515B (fi) | Menetelmä ja laite dekooderin optimoimiseksi | |
| KR100549894B1 (ko) | 부호화 장치, 부호화 방법, 이동국 장치 및 기지국 장치 | |
| US6049903A (en) | Digital data error detection and correction system | |
| JPS63123232A (ja) | 単一ビットの誤り検出方法とそれを用いた算術デコ−ダ | |
| JPS60180222A (ja) | 符号誤り訂正装置 | |
| US4878221A (en) | Error-correcting decoder for rapidly dealing with buffer overflow | |
| US4853930A (en) | Error-correcting bit-serial decoder | |
| EP0608848B1 (en) | Cyclic coding and cyclic redundancy code check processor | |
| JP2621582B2 (ja) | 逐次復号装置 | |
| US5077743A (en) | System and method for decoding of convolutionally encoded data | |
| US7103827B2 (en) | Method and apparatus for detecting start position of code sequence, and decoding method and apparatus using the same | |
| US4521886A (en) | Quasi-soft decision decoder for convolutional self-orthogonal codes | |
| CA2112016C (en) | Viterbi decoding method and viterbi decoding apparatus | |
| JPH0998093A (ja) | 誤り訂正復号方法 | |
| GB2048529A (en) | Error detection and correction system | |
| JP2671581B2 (ja) | 逐次復号装置 | |
| JPH0653843A (ja) | 逐次復号装置 | |
| JP6552776B1 (ja) | 誤り訂正復号装置および誤り訂正復号方法 | |
| JP3235333B2 (ja) | ビタビ復号方法およびビタビ復号化装置 | |
| JP2570369B2 (ja) | 誤り訂正復号化装置 | |
| JPS62159922A (ja) | 誤り訂正符号化復号化装置 | |
| JP3595271B2 (ja) | 誤り訂正復号方法および装置 | |
| KR100234703B1 (ko) | 데이타 오류체크 방법 |