JPS60180222A - 符号誤り訂正装置 - Google Patents
符号誤り訂正装置Info
- Publication number
- JPS60180222A JPS60180222A JP59036820A JP3682084A JPS60180222A JP S60180222 A JPS60180222 A JP S60180222A JP 59036820 A JP59036820 A JP 59036820A JP 3682084 A JP3682084 A JP 3682084A JP S60180222 A JPS60180222 A JP S60180222A
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- JP
- Japan
- Prior art keywords
- bus
- memory
- circuit
- path
- state node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ディジタル通信回線に使用される符号誤り訂
正装置に関する。特に、高速で動作し、畳み込み符号化
して伝送ディジタル情報をビタビ復号法により復元する
符号誤り訂正装置に関する。
正装置に関する。特に、高速で動作し、畳み込み符号化
して伝送ディジタル情報をビタビ復号法により復元する
符号誤り訂正装置に関する。
ディジタル通信の発達に伴い、伝送路で発生ずる符号誤
りを訂正できる各種の誤り訂正方式が提案され使用され
ているが、畳み込み符号化された符号語をビタビアルゴ
リズムによって復号するビタビ復号法は、実用性の高い
復号技術として評（ｉ［ｌｉされている。
りを訂正できる各種の誤り訂正方式が提案され使用され
ているが、畳み込み符号化された符号語をビタビアルゴ
リズムによって復号するビタビ復号法は、実用性の高い
復号技術として評（ｉ［ｌｉされている。
図面を参照してビタビ復号法（符号化率１／２の場合）
について説明する。第１図は畳み込み符号化器のブロッ
ク構成図である。ここでは拘束長に＝３、 符号語のシンボル数Ｖ＝２、 符号化率ｒ＝ｉ／２ の場合を例とする。第１図は３個のシフトレジスタＫｌ
、Ｋ２ 、Ｋ３と２個の排他的論理和回路ｖ１、ｖ２
とからなり、１系列の２値情報が入力１０１から入力す
る。この回路の出力１０２には２“シンボルの符号語系
列が出力される。
について説明する。第１図は畳み込み符号化器のブロッ
ク構成図である。ここでは拘束長に＝３、 符号語のシンボル数Ｖ＝２、 符号化率ｒ＝ｉ／２ の場合を例とする。第１図は３個のシフトレジスタＫｌ
、Ｋ２ 、Ｋ３と２個の排他的論理和回路ｖ１、ｖ２
とからなり、１系列の２値情報が入力１０１から入力す
る。この回路の出力１０２には２“シンボルの符号語系
列が出力される。
第２図はこの符号化器の状態の遷移を表わす格子構造図
で、各状態節点Ｓｉ（″円内の数字はタイムスロットｔ
ｅｌの終りにおけるシフトレジスフに□、Ｋ２の状態を
示している。ただし、ｉば４以下の正の整数、ｊは整数
である。シフ１〜レジスタに１、Ｋ２の状態には ３１′” −（０＋ ０ ） ３２” −（１，０） Ｓ３（♂）−（０，１） Ｓ４” ＝ （１，１） の４つの状態があり、タイムスロットｔ（ｌに矢印付き
実線で示す遷移パスＰＬ’ｉ” （ｉ、ｉ’は４以下の
正整数）の上側に示す情報入力ビソＩ−（１）または（
０）が入力されると遷移パスの下側の符号語０Ｏ１１０
，０１，１１を送出して状態節点Ｓｉ・（カ′シから状
態節点ｓ １（１）に移ることを示している。
で、各状態節点Ｓｉ（″円内の数字はタイムスロットｔ
ｅｌの終りにおけるシフトレジスフに□、Ｋ２の状態を
示している。ただし、ｉば４以下の正の整数、ｊは整数
である。シフ１〜レジスタに１、Ｋ２の状態には ３１′” −（０＋ ０ ） ３２” −（１，０） Ｓ３（♂）−（０，１） Ｓ４” ＝ （１，１） の４つの状態があり、タイムスロットｔ（ｌに矢印付き
実線で示す遷移パスＰＬ’ｉ” （ｉ、ｉ’は４以下の
正整数）の上側に示す情報入力ビソＩ−（１）または（
０）が入力されると遷移パスの下側の符号語０Ｏ１１０
，０１，１１を送出して状態節点Ｓｉ・（カ′シから状
態節点ｓ １（１）に移ることを示している。
受信側では、この格子構造の各状態節点に再結合するそ
れぞれ２本の遷移パスについて伝送路を通過して雑音の
付加された受信符号語（Ｘ、′♂） ｙＣｐ））との各
遷移パスＰ４・ｔ″″ノの符号語との相関値（２レベル
の量子化の場合、たとえば、両符号語の同じシンボルの
数で表わされる。）をめ、Ｓ、′（ｄ−０の残存パスに
おける過去の相関値の合計（以後これをメトリックと呼
ぶ。）に加算し、その値が大きい方をもっともらしい残
存パスとして選択し、各状態節点の残存パスに対応した
情報ビットを各状態節点ごとに記憶しておく。
れぞれ２本の遷移パスについて伝送路を通過して雑音の
付加された受信符号語（Ｘ、′♂） ｙＣｐ））との各
遷移パスＰ４・ｔ″″ノの符号語との相関値（２レベル
の量子化の場合、たとえば、両符号語の同じシンボルの
数で表わされる。）をめ、Ｓ、′（ｄ−０の残存パスに
おける過去の相関値の合計（以後これをメトリックと呼
ぶ。）に加算し、その値が大きい方をもっともらしい残
存パスとして選択し、各状態節点の残存パスに対応した
情報ビットを各状態節点ごとに記憶しておく。
ビダビ復号法では以上のような加算、比較、選択を行い
、各状態節点の残存パスを選び出し、それに対応した情
報ビットを各状態節点ごとに記憶する過程を拘束長の３
倍から４倍のタイムスロット（これを打ち切りパス長と
呼ぶ。）について繰り返し、各状態節点の累積計量の最
も多い残存パスにおける打ち切りパス長以前の状態節点
が保有する情報ピントを復号データとして出力する。し
たがって従来のビタビ復号を行う誤り訂正装置は、受信
符号語と各遷移パスの符号語との相関値をめる相関回路
と、加算、比較、選択を行う回路と、選択された残存パ
スに対応する情報ビットを記憶するパスメモリと、パス
メモリから復号信号を出力する復号データ検出回路によ
って構成される。
、各状態節点の残存パスを選び出し、それに対応した情
報ビットを各状態節点ごとに記憶する過程を拘束長の３
倍から４倍のタイムスロット（これを打ち切りパス長と
呼ぶ。）について繰り返し、各状態節点の累積計量の最
も多い残存パスにおける打ち切りパス長以前の状態節点
が保有する情報ピントを復号データとして出力する。し
たがって従来のビタビ復号を行う誤り訂正装置は、受信
符号語と各遷移パスの符号語との相関値をめる相関回路
と、加算、比較、選択を行う回路と、選択された残存パ
スに対応する情報ビットを記憶するパスメモリと、パス
メモリから復号信号を出力する復号データ検出回路によ
って構成される。
このように、従来のビタビ復号法による誤り訂正装置の
復号データ検出回路では、符号の格子構造における各状
態節点のメトリックについてそれぞれを比較し、最大メ
トリンクをもつ状態節点を算出し、その残存パスにおけ
る打ち切りパス長以前の状態節点が保有する情報ビット
を復号データとしている。
復号データ検出回路では、符号の格子構造における各状
態節点のメトリックについてそれぞれを比較し、最大メ
トリンクをもつ状態節点を算出し、その残存パスにおけ
る打ち切りパス長以前の状態節点が保有する情報ビット
を復号データとしている。
第３図は、従来のビクビ復号法を用いた拘束長に＝３、
符号化率１／２の誤り訂正装置のブロック図で、比較器
３．４．５と選択器１．２．６．７．８によって構成さ
れている。比較器３．４ばそれぞれメトリックメモリか
ら出力された各状態節点のメトリックＭ１とＭ２、Ｍ３
とＭ４の大小をそれぞれ比較し、制御信号ａ、ｂを出力
する。
符号化率１／２の誤り訂正装置のブロック図で、比較器
３．４．５と選択器１．２．６．７．８によって構成さ
れている。比較器３．４ばそれぞれメトリックメモリか
ら出力された各状態節点のメトリックＭ１とＭ２、Ｍ３
とＭ４の大小をそれぞれ比較し、制御信号ａ、ｂを出力
する。
選択器１．２は、それぞれ制御信号ａ、ｂの制御により
、メトリックＭ１とＭ２のどららか大きいメトリック
（Ｍ１′）、メトリックＭ３とＭ４のどちらか大きいメ
トリック（Ｍ２’）を出力する。
、メトリックＭ１とＭ２のどららか大きいメトリック
（Ｍ１′）、メトリックＭ３とＭ４のどちらか大きいメ
トリック（Ｍ２’）を出力する。
比較器５はそれぞれメトリックＭ１’ とＭ２’の大小
比較を行い、制御信号Ｃを出力する。一方、選択器６．
７．８は、パスメモリより出力された各状態節点の残存
パスの打ち切りパス長以前の状態節点が保有する情報ビ
ットＤｉ〜Ｄ４を制御信号ａ、ｂ、ｃによって取捨選択
する。そして、以上のような過程を経て最終的に選択器
８より出力されたデータが、最大累積計量をもつ状態節
点の残存パスにおける打ち切りパス長以前の状態節点が
保有する情報ビット、すなわち復号データとなる。
比較を行い、制御信号Ｃを出力する。一方、選択器６．
７．８は、パスメモリより出力された各状態節点の残存
パスの打ち切りパス長以前の状態節点が保有する情報ビ
ットＤｉ〜Ｄ４を制御信号ａ、ｂ、ｃによって取捨選択
する。そして、以上のような過程を経て最終的に選択器
８より出力されたデータが、最大累積計量をもつ状態節
点の残存パスにおける打ち切りパス長以前の状態節点が
保有する情報ビット、すなわち復号データとなる。
このようにビタビ復号法を用いた誤り訂正装置のハード
ウェアの規模は、符号拘束長の増加に従い指数関数的に
増大する。したがって、ビタビ復号法により誤り訂正装
置を構成するには、個々の回路を小型化しなければなら
ない。ところが従来用いられている復号データ検出回路
では、表１昏こ示したように、拘束長が増大するとノλ
−ドウエア規模が大きくなる欠点を有していた。
ウェアの規模は、符号拘束長の増加に従い指数関数的に
増大する。したがって、ビタビ復号法により誤り訂正装
置を構成するには、個々の回路を小型化しなければなら
ない。ところが従来用いられている復号データ検出回路
では、表１昏こ示したように、拘束長が増大するとノλ
−ドウエア規模が大きくなる欠点を有していた。
表１ 各種拘束長に対する必要素子数
〔発明の目的〕
本発明は、ビタビ復号法を用いた誤り訂正装置の復号デ
ータ検出回路を簡略化するもので、ノ入−ドウェア規模
の小型化されたビタビ復号法を用し）た誤り訂正装置を
実現することにある。
ータ検出回路を簡略化するもので、ノ入−ドウェア規模
の小型化されたビタビ復号法を用し）た誤り訂正装置を
実現することにある。
本発明は、ビタビ復号法において、拘束長の２倍から３
倍のタイムスロ・ノドについて逆のぼれ＋ｉ、パスメモ
リが記憶している各状態節点の保有する情報ビットは、
はとんどの状態節点において復号データに収束している
。したがって、ビタビ復号法を用いた誤り訂正装置の復
号データ検出回路において、拘束長の２倍から３倍のタ
イムスロットを逆のぼり、バスメモリが記憶している各
状態節点の保有する情報ビットのうちで多数決判定を実
行すれば、回路を著しく小型化することができる。
倍のタイムスロ・ノドについて逆のぼれ＋ｉ、パスメモ
リが記憶している各状態節点の保有する情報ビットは、
はとんどの状態節点において復号データに収束している
。したがって、ビタビ復号法を用いた誤り訂正装置の復
号データ検出回路において、拘束長の２倍から３倍のタ
イムスロットを逆のぼり、バスメモリが記憶している各
状態節点の保有する情報ビットのうちで多数決判定を実
行すれば、回路を著しく小型化することができる。
本発明の誤り訂正装置は、符号の格子構造の各状態節点
の残存バスを記憶するパスメモリから復号信号を出力す
る復号データ検出回路が、パスメモリより出力される各
状態節点の残存バスの打ち切りパス長以前の状態節点の
保有する情報ビット「０」または「１」のうちどちらか
数の多いビットを出力する多数決判定回路によって構成
されることを特徴とする。
の残存バスを記憶するパスメモリから復号信号を出力す
る復号データ検出回路が、パスメモリより出力される各
状態節点の残存バスの打ち切りパス長以前の状態節点の
保有する情報ビット「０」または「１」のうちどちらか
数の多いビットを出力する多数決判定回路によって構成
されることを特徴とする。
以下、図面を参照して本発明について詳細に説明する。
第４図は本発明実施例回路のブロック構成図である。端
子１１に入力する受信符号語は、相関回路１２により所
定の相関が演算され、その出力相関値はＡＣ３回路１３
に入力する。ＡＣ３回路１３はパスメモリ１４に与える
バス選択用の信号を発生する。
子１１に入力する受信符号語は、相関回路１２により所
定の相関が演算され、その出力相関値はＡＣ３回路１３
に入力する。ＡＣ３回路１３はパスメモリ１４に与える
バス選択用の信号を発生する。
パスメモリからは各状態節点の残存バスの打ち切りバス
長以前の状態節点が保有する情報ビットＤ１〜Ｄ４を出
力する。その情報ビットＤ４〜Ｄ４は多数決判定メモリ
１５に入力し、多数決判定された結果が復号データとし
て端子１６に出力される。
長以前の状態節点が保有する情報ビットＤ１〜Ｄ４を出
力する。その情報ビットＤ４〜Ｄ４は多数決判定メモリ
１５に入力し、多数決判定された結果が復号データとし
て端子１６に出力される。
ここで端子１１からパスメモリ１４までの回路は公知の
回路であり、本発明の特徴とするところは、上記清報ピ
ントＤ１〜Ｄ４の多数決判定を行うところにある。本発
明の復号データ検出回路はこの多数決判定を行うのみで
、第３図で説明した情報ビットＭ１〜Ｍ４などを必要と
せず、また、各種の選択回路および比較回路を必要とし
ない。
回路であり、本発明の特徴とするところは、上記清報ピ
ントＤ１〜Ｄ４の多数決判定を行うところにある。本発
明の復号データ検出回路はこの多数決判定を行うのみで
、第３図で説明した情報ビットＭ１〜Ｍ４などを必要と
せず、また、各種の選択回路および比較回路を必要とし
ない。
多数決判定メモ１月５は入力する情報ピッ）Ｄ１〜Ｄ４
の４ビツトについて、「０」が３以上であれば「０」、
ｒｌｊが３以上であれば「１」を出力する回路であり、
市販の集積回路により構成できる。「０」、「１」がそ
れぞれ２個であるときは、出力は「０」または「１」の
いずれでもよい。
の４ビツトについて、「０」が３以上であれば「０」、
ｒｌｊが３以上であれば「１」を出力する回路であり、
市販の集積回路により構成できる。「０」、「１」がそ
れぞれ２個であるときは、出力は「０」または「１」の
いずれでもよい。
このように、各状態節点の残存バスの打ち切りパス長以
前の状態節点が保有する情報ビン）Ｄｚ〜Ｄ４を取り出
しこれらの多数決を判定することにより復号が行える理
由は、ビタビ復号法においてパスメモリが記憶する各状
態節点の保有する情報ピントは、打ち切りバス長以前に
逆のぼれば、はとんどの状態節点において復号データに
収束しているからである。
前の状態節点が保有する情報ビン）Ｄｚ〜Ｄ４を取り出
しこれらの多数決を判定することにより復号が行える理
由は、ビタビ復号法においてパスメモリが記憶する各状
態節点の保有する情報ピントは、打ち切りバス長以前に
逆のぼれば、はとんどの状態節点において復号データに
収束しているからである。
多数決判定を行う回路の構成は他にもいくつかある。拘
束長が小さい誤り訂正装置、例えば拘束長に＝３の場合
には、アンドゲート４つ、オアゲート１つによっても構
成できる。また誤り訂正装置を内部高速クロックで動作
させている場合には、シフトレジスタによって構成され
る並列直列変換回路と、計数器によっても構成すること
ができる。
束長が小さい誤り訂正装置、例えば拘束長に＝３の場合
には、アンドゲート４つ、オアゲート１つによっても構
成できる。また誤り訂正装置を内部高速クロックで動作
させている場合には、シフトレジスタによって構成され
る並列直列変換回路と、計数器によっても構成すること
ができる。
いずれもきわめて簡単な回路である。
本発明による多数決判定を行う回路を使用する場合には
復号ディジタル検出回路がきわめて小さいハードウェア
にて構成できる。これを前述の従来例（表１）に対応し
て示すと表２および表３のようになる。
復号ディジタル検出回路がきわめて小さいハードウェア
にて構成できる。これを前述の従来例（表１）に対応し
て示すと表２および表３のようになる。
表２ 各種拘束長に対する必要素子数
（多数決メモリにて構成する場合）
表３ 各種拘束長に対する必要素子数
本発明による復号データ検出回路を用いることによって
誤り訂正装置の特性が劣化することはない。
誤り訂正装置の特性が劣化することはない。
第５図は信号雑音比（ＥＳ／Ｎ）に対するビット誤り率
を示す□。Ｘ印は本発明実施例の多数決判定による場合
であり、０印は従来の最大値検出による場合である。打
ち切りパス長は３６＋５＝４１、α＝０．６である。
を示す□。Ｘ印は本発明実施例の多数決判定による場合
であり、０印は従来の最大値検出による場合である。打
ち切りパス長は３６＋５＝４１、α＝０．６である。
以上のように、ビタビ復号法を用いた誤り訂正装置に、
本発明の復号データ検出回路を用いることによって、従
来のビタビ復号法を用いた誤り訂正装置よりもハードウ
ェアの規模が非常に小さくなる効果がある。
本発明の復号データ検出回路を用いることによって、従
来のビタビ復号法を用いた誤り訂正装置よりもハードウ
ェアの規模が非常に小さくなる効果がある。
第１図は畳み込み符号化器の構成例を示すブロック構成
図。 第２図は畳み込み符号化器の格子構造図。 第３図は従来例のビタビ復号を用いた誤り訂正回路の復
号データ検出回路ブロック構成図。 第４図は本発明実施例誤り訂正装置の復号データ検出回
路のブロック構成図。 第５図は従来例誤り訂正装置および本発明実施例誤り訂
正装置による符号誤り率特性を示す図。 ｙｆ−）１’ ［２ 鬼２（２ 尼３１２
図。 第２図は畳み込み符号化器の格子構造図。 第３図は従来例のビタビ復号を用いた誤り訂正回路の復
号データ検出回路ブロック構成図。 第４図は本発明実施例誤り訂正装置の復号データ検出回
路のブロック構成図。 第５図は従来例誤り訂正装置および本発明実施例誤り訂
正装置による符号誤り率特性を示す図。 ｙｆ−）１’ ［２ 鬼２（２ 尼３１２
Claims (1)
- （１） 畳み込み符号化により伝送されたディジタル信
号を人力とし、ビダビ復号法による符号格子構造の各状
態節点の残存パスを記１．Ｑするバスメモリと、このバ
スメモリの内容を入力として復号信号を出力する復号デ
ータ検出回路とを備えた符号誤り訂正装置において、 上記復号データ検出回路が、 上記各状態節点の残存パスの打ち切りパス長前の状態節
点が保有する情報ビットを入力とし、その入力の「０」
またはｒｌＪのいずれか数の多いビットを出力する多数
決判定回路により構成された ことを特徴とする符号誤り訂正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036820A JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
| US06/705,073 US4715037A (en) | 1984-02-27 | 1985-02-25 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
| CA000475105A CA1240060A (en) | 1984-02-27 | 1985-02-26 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
| EP85301282A EP0155110A3 (en) | 1984-02-27 | 1985-02-26 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036820A JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180222A true JPS60180222A (ja) | 1985-09-14 |
| JPH0316046B2 JPH0316046B2 (ja) | 1991-03-04 |
Family
ID=12480388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036820A Granted JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4715037A (ja) |
| EP (1) | EP0155110A3 (ja) |
| JP (1) | JPS60180222A (ja) |
| CA (1) | CA1240060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196524A (ja) * | 1989-01-26 | 1990-08-03 | Japan Radio Co Ltd | ビタビ復号方式 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101128A (ja) * | 1985-10-29 | 1987-05-11 | Fujitsu Ltd | ビタビ復号器の試験方法 |
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| DE3736125C2 (de) * | 1987-10-26 | 1996-05-30 | Daimler Benz Aerospace Ag | Entzerrer für zeitinvariante oder langsam zeitvariante Kanäle |
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| US5068859A (en) * | 1989-06-19 | 1991-11-26 | California Institute Of Technology | Large constraint length high speed viterbi decoder based on a modular hierarchial decomposition of the deBruijn graph |
| FR2669445B1 (fr) * | 1990-11-15 | 1993-01-08 | Alcatel Radiotelephone | Dispositif prevu pour le traitement de l'algorithme de viterbi comprenant un processeur et un operateur specialise. |
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