JP2003264467A - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
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- Detection And Correction Of Errors (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 ビタビ復号回路において、回路規模の増大を
抑制しつつ、その性能を向上させる。 【解決手段】 パス記憶回路２０Ａは、生き残りパスを
保持し、各段がそれぞれ時刻に対応する複数段のパス保
持部３１，３２，…，３ｎを備えている。多数決判定回
路５は最終段のパス保持部３ｎが有する６個の遅延器の
うち、選択回路４の選択出力を入力とする最上位および
最下位の遅延器を含む３個の遅延器の出力値を入力とし
て、多数決の判定を行う。
抑制しつつ、その性能を向上させる。 【解決手段】 パス記憶回路２０Ａは、生き残りパスを
保持し、各段がそれぞれ時刻に対応する複数段のパス保
持部３１，３２，…，３ｎを備えている。多数決判定回
路５は最終段のパス保持部３ｎが有する６個の遅延器の
うち、選択回路４の選択出力を入力とする最上位および
最下位の遅延器を含む３個の遅延器の出力値を入力とし
て、多数決の判定を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置や記録再
生装置における再生系の信号処理に関し、特に、再生信
号を最尤復号するためのビタビ復号に関する技術に属す
る。
生装置における再生系の信号処理に関し、特に、再生信
号を最尤復号するためのビタビ復号に関する技術に属す
る。
【０００２】
【従来の技術】ビタビ復号回路は、通信装置や記録再生
装置において信号を再生する際、例えば波形等化後の信
号の誤り検出および誤り訂正を行うために用いられる。
信号処理において、波形等化およびビタビ復号を用いる
ことによって、ＢＥＲ（符号誤り率）を減少することが
可能となる。
装置において信号を再生する際、例えば波形等化後の信
号の誤り検出および誤り訂正を行うために用いられる。
信号処理において、波形等化およびビタビ復号を用いる
ことによって、ＢＥＲ（符号誤り率）を減少することが
可能となる。
【０００３】図９は従来のビタビ復号回路内部に設けら
れたパス記憶回路の内部構成を示す図である。図９にお
いて、ＳＥＬ０，ＳＥＬ１はパス選択信号、２１はパス
保持部の初期値、３１，３２，…，３ｎは生き残りパス
を保持するパス保持部、４はパス選択信号ＳＥＬ０，Ｓ
ＥＬ１によってパス保持部３１〜３ｎに入力される値を
選択する選択回路である。パス保持部３１〜３ｎは複数
段（ｎ段）設けられており、各段がそれぞれ時刻に対応
している。
れたパス記憶回路の内部構成を示す図である。図９にお
いて、ＳＥＬ０，ＳＥＬ１はパス選択信号、２１はパス
保持部の初期値、３１，３２，…，３ｎは生き残りパス
を保持するパス保持部、４はパス選択信号ＳＥＬ０，Ｓ
ＥＬ１によってパス保持部３１〜３ｎに入力される値を
選択する選択回路である。パス保持部３１〜３ｎは複数
段（ｎ段）設けられており、各段がそれぞれ時刻に対応
している。
【０００４】図１０および図１１はビタビ復号における
状態を示す状態遷移図およびトレリス線図である。図１
０および図１１において、状態はＳ０，Ｓ１，Ｓ２，Ｓ
３，Ｓ４およびＳ５の６種類であり、状態Ｓ０とＳ５に
おいては分岐のパターンを持つ。ここで、変調方式には
８−１６変調符号を用いており、８−１６変調は変調後
の信号の同一符号連続長が２から１０の間にある特性を
有する。また、ＮＲＺＩ変換後は、信号の同一符号連続
長が３から１１の間にある特性となる。
状態を示す状態遷移図およびトレリス線図である。図１
０および図１１において、状態はＳ０，Ｓ１，Ｓ２，Ｓ
３，Ｓ４およびＳ５の６種類であり、状態Ｓ０とＳ５に
おいては分岐のパターンを持つ。ここで、変調方式には
８−１６変調符号を用いており、８−１６変調は変調後
の信号の同一符号連続長が２から１０の間にある特性を
有する。また、ＮＲＺＩ変換後は、信号の同一符号連続
長が３から１１の間にある特性となる。
【０００５】各段のパス保持部３１，３２，…，３ｎは
状態数に相当する個数の遅延器をそれぞれ有している。
また、最上位および最下位の遅延器は、パス選択信号Ｓ
ＥＬ０，ＳＥＬ１によってそれぞれ選択された信号を入
力とする。このような構成によって、最終段のパス保持
部３ｎが最も時間が経過した過去の信号を保持すること
になる。最尤復号によって信号が復号されると、最終段
のパス保持部３ｎの全ての遅延器の出力値は同一の値に
なる。言い換えると、最終段のパス保持部３ｎの遅延器
の出力値が全て同一の値ではない場合、復号の誤りが生
じることになる。
状態数に相当する個数の遅延器をそれぞれ有している。
また、最上位および最下位の遅延器は、パス選択信号Ｓ
ＥＬ０，ＳＥＬ１によってそれぞれ選択された信号を入
力とする。このような構成によって、最終段のパス保持
部３ｎが最も時間が経過した過去の信号を保持すること
になる。最尤復号によって信号が復号されると、最終段
のパス保持部３ｎの全ての遅延器の出力値は同一の値に
なる。言い換えると、最終段のパス保持部３ｎの遅延器
の出力値が全て同一の値ではない場合、復号の誤りが生
じることになる。
【０００６】回路のＬＳＩ化においては、回路規模を考
慮して、パス保持部３ｎの１個の遅延器の出力値をパス
記憶回路の出力値とし、またその後段の最尤判定回路を
省略している場合も多い。このため、ビタビ復号の性能
を向上させるために、通常、パス保持部の段数を増やす
ことが行われている。
慮して、パス保持部３ｎの１個の遅延器の出力値をパス
記憶回路の出力値とし、またその後段の最尤判定回路を
省略している場合も多い。このため、ビタビ復号の性能
を向上させるために、通常、パス保持部の段数を増やす
ことが行われている。
【０００７】また、ビタビ復号の性能向上を図るため
に、多数決判定回路を設ける場合もある。図１２は従来
の多数決判定回路を含むパス記憶回路の構成の一例を示
す図である。図１２の構成では、多数決判定回路８０
が、最終段のパス保持部３ｎの全ての遅延器の出力値を
入力として、多数決判定を行い、多い方の値をパス記憶
回路の出力値として出力する。これにより、ビタビ復号
の性能向上が実現されている。
に、多数決判定回路を設ける場合もある。図１２は従来
の多数決判定回路を含むパス記憶回路の構成の一例を示
す図である。図１２の構成では、多数決判定回路８０
が、最終段のパス保持部３ｎの全ての遅延器の出力値を
入力として、多数決判定を行い、多い方の値をパス記憶
回路の出力値として出力する。これにより、ビタビ復号
の性能向上が実現されている。
【０００８】
【発明が解決しようとする課題】ところが、従来では、
ビタビ復号の性能向上を実現するために、回路規模がい
たずらに増大してしまうという問題が生じていた。
ビタビ復号の性能向上を実現するために、回路規模がい
たずらに増大してしまうという問題が生じていた。
【０００９】すなわち、ビタビ復号の性能向上のために
パス保持部の段数を増やした場合には、それだけパス記
憶回路の回路規模が増大することになる。また、ビタビ
復号の性能向上のために全ての状態値の多数決の判定を
行う場合には、大規模な多数決判定回路が必要になるの
で、その分、パス記憶回路の回路規模が大きくなり、ま
た回路の高速化の妨げにもなる。
パス保持部の段数を増やした場合には、それだけパス記
憶回路の回路規模が増大することになる。また、ビタビ
復号の性能向上のために全ての状態値の多数決の判定を
行う場合には、大規模な多数決判定回路が必要になるの
で、その分、パス記憶回路の回路規模が大きくなり、ま
た回路の高速化の妨げにもなる。
【００１０】前記の問題に鑑み、本発明は、ビタビ復号
回路において、回路規模の増大を抑制しつつ、その性能
を向上させることを課題とする。
回路において、回路規模の増大を抑制しつつ、その性能
を向上させることを課題とする。
【００１１】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、パス記憶回
路を有するビタビ復号回路として、前記パス記憶回路
は、生き残りパスを保持するものであり、各段がそれぞ
れ時刻に対応する複数段のパス保持部と、パス選択信号
によって前記パス保持部に入力される値を選択する複数
の選択回路と、最終段の前記パス保持部が有する遅延器
のうち、その一部の遅延器の出力値を入力として、多数
決の判定を行う多数決判定回路とを備えたものである。
めに、請求項１の発明が講じた解決手段は、パス記憶回
路を有するビタビ復号回路として、前記パス記憶回路
は、生き残りパスを保持するものであり、各段がそれぞ
れ時刻に対応する複数段のパス保持部と、パス選択信号
によって前記パス保持部に入力される値を選択する複数
の選択回路と、最終段の前記パス保持部が有する遅延器
のうち、その一部の遅延器の出力値を入力として、多数
決の判定を行う多数決判定回路とを備えたものである。
【００１２】請求項１の発明によると、最終段のパス保
持部の一部の遅延器の出力値を用いて多数決判定を行う
ので、必要となる多数決判定回路の回路規模は小さくて
すみ、しかも、ビタビ復号の性能を向上させることがで
きる。したがって、回路規模が小さく、高精度なビタビ
復号回路を実現することができる。
持部の一部の遅延器の出力値を用いて多数決判定を行う
ので、必要となる多数決判定回路の回路規模は小さくて
すみ、しかも、ビタビ復号の性能を向上させることがで
きる。したがって、回路規模が小さく、高精度なビタビ
復号回路を実現することができる。
【００１３】そして、請求項２の発明では、前記請求項
１のビタビ復号回路における多数決判定回路は、最終段
の前記パス保持部が有する遅延器のうち、その半分以下
の個数の遅延器の出力値を入力とするものとする。
１のビタビ復号回路における多数決判定回路は、最終段
の前記パス保持部が有する遅延器のうち、その半分以下
の個数の遅延器の出力値を入力とするものとする。
【００１４】また、請求項３の発明では、前記請求項１
のビタビ復号回路は、波形等化器によって波形等化が行
われた後の信号について復号を行うものとし、前記波形
等化器は４個のタップを有し、各タップ係数は（ａ，
ｂ，ｂ，ａ）の関係を満たすものとする。
のビタビ復号回路は、波形等化器によって波形等化が行
われた後の信号について復号を行うものとし、前記波形
等化器は４個のタップを有し、各タップ係数は（ａ，
ｂ，ｂ，ａ）の関係を満たすものとする。
【００１５】また、請求項４の発明では、前記請求項１
のビタビ復号回路は、波形等化器によって波形等化が行
われた後の信号について復号を行うものであり、前記波
形等化器は、同一符号連続長が２から１０の間にある８
―１６変調符号によって変調された信号を入力とするも
のとする。
のビタビ復号回路は、波形等化器によって波形等化が行
われた後の信号について復号を行うものであり、前記波
形等化器は、同一符号連続長が２から１０の間にある８
―１６変調符号によって変調された信号を入力とするも
のとする。
【００１６】また、請求項５の発明では、前記請求項１
のビタビ復号回路における多数決判定回路は、最終段の
前記パス保持部が有する遅延器のうち、前記選択回路の
選択出力を入力とする全ての遅延器の出力を入力とする
ものとする。
のビタビ復号回路における多数決判定回路は、最終段の
前記パス保持部が有する遅延器のうち、前記選択回路の
選択出力を入力とする全ての遅延器の出力を入力とする
ものとする。
【００１７】また、請求項６の発明では、前記請求項１
のビタビ復号回路におけるパス記憶回路は、前記多数決
判定回路に入力される値が、全て同一か否かを判定する
同一信号判定回路を備えたものとする。
のビタビ復号回路におけるパス記憶回路は、前記多数決
判定回路に入力される値が、全て同一か否かを判定する
同一信号判定回路を備えたものとする。
【００１８】また、請求項７の発明では、前記請求項１
のビタビ復号回路における多数決判定回路は、最終段の
前記パス保持部が有する遅延器のうち、３個の遅延器の
出力値を入力とするものとする。
のビタビ復号回路における多数決判定回路は、最終段の
前記パス保持部が有する遅延器のうち、３個の遅延器の
出力値を入力とするものとする。
【００１９】そして、請求項８の発明では、前記請求項
７のビタビ復号回路における多数決判定回路は、前記３
個の遅延器の出力値を第１、第２および第３の入力信号
とし、かつ、前記第１および第３の入力信号を入力とす
る排他的論理和回路と、前記第１および第３の入力信号
を入力とする第１の論理積回路と、前記排他的論理和回
路の出力と前記第２の入力信号とを入力とする第２の論
理積回路と、前記第１の論理積回路の出力と前記第２の
論理積回路の出力とを入力とする論理和回路とを備え、
前記論理和回路の出力を多数決の判定結果として出力す
るものとする。
７のビタビ復号回路における多数決判定回路は、前記３
個の遅延器の出力値を第１、第２および第３の入力信号
とし、かつ、前記第１および第３の入力信号を入力とす
る排他的論理和回路と、前記第１および第３の入力信号
を入力とする第１の論理積回路と、前記排他的論理和回
路の出力と前記第２の入力信号とを入力とする第２の論
理積回路と、前記第１の論理積回路の出力と前記第２の
論理積回路の出力とを入力とする論理和回路とを備え、
前記論理和回路の出力を多数決の判定結果として出力す
るものとする。
【００２０】また、請求項９の発明では、前記請求項７
のビタビ復号回路における多数決判定回路は、前記３個
の遅延器の出力値を第１、第２および第３の入力信号と
し、かつ、前記第１および第３の入力信号を入力とする
第１の論理和回路と、前記第１および第３の入力信号を
入力とする第１の論理積回路と、前記第１の論理和回路
の出力と前記第２の入力信号とを入力とする第２の論理
積回路と、前記第１の論理積回路の出力と前記第２の論
理積回路の出力とを入力とする第２の論理和回路とを備
え、前記第２の論理和回路の出力を多数決の判定結果と
して出力するものとする。
のビタビ復号回路における多数決判定回路は、前記３個
の遅延器の出力値を第１、第２および第３の入力信号と
し、かつ、前記第１および第３の入力信号を入力とする
第１の論理和回路と、前記第１および第３の入力信号を
入力とする第１の論理積回路と、前記第１の論理和回路
の出力と前記第２の入力信号とを入力とする第２の論理
積回路と、前記第１の論理積回路の出力と前記第２の論
理積回路の出力とを入力とする第２の論理和回路とを備
え、前記第２の論理和回路の出力を多数決の判定結果と
して出力するものとする。
【００２１】また、請求項１０の発明では、前記請求項
７のビタビ復号回路における多数決判定回路は、前記３
個の遅延器の出力値を第１、第２および第３の入力信号
とし、かつ、前記第１の入力信号を入力とする第１の否
定回路と、前記第３の入力信号を入力とする第２の否定
回路と、前記第１の否定回路の出力と前記第２の否定回
路の出力とを入力とする第１の否定論理積回路と、前記
第１および第３の入力信号を入力とする第２の否定論理
積回路と、前記第１の否定論理積回路の出力と前記第２
の入力信号とを入力とする第３の否定論理積回路と、前
記第２の否定論理積回路の出力と前記第３の否定論理積
回路の出力とを入力とする第４の否定論理積回路とを備
え、前記第４の否定論理積回路の出力を多数決の判定結
果として出力するものとする。
７のビタビ復号回路における多数決判定回路は、前記３
個の遅延器の出力値を第１、第２および第３の入力信号
とし、かつ、前記第１の入力信号を入力とする第１の否
定回路と、前記第３の入力信号を入力とする第２の否定
回路と、前記第１の否定回路の出力と前記第２の否定回
路の出力とを入力とする第１の否定論理積回路と、前記
第１および第３の入力信号を入力とする第２の否定論理
積回路と、前記第１の否定論理積回路の出力と前記第２
の入力信号とを入力とする第３の否定論理積回路と、前
記第２の否定論理積回路の出力と前記第３の否定論理積
回路の出力とを入力とする第４の否定論理積回路とを備
え、前記第４の否定論理積回路の出力を多数決の判定結
果として出力するものとする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２３】（第１の実施形態）図１は本実施形態に係
るビタビ復号回路の構成を示すブロック図である。図１
に示すビタビ復号回路１は、ブランチメトリック回路１
１、加算比較選択（ＡＣＳ）回路１２、パス記憶回路２
０および最尤判定回路１３を備えており、従来と同様の
構成からなる。本実施形態では、パス記憶回路２０の内
部構成が従来と異なっている。
るビタビ復号回路の構成を示すブロック図である。図１
に示すビタビ復号回路１は、ブランチメトリック回路１
１、加算比較選択（ＡＣＳ）回路１２、パス記憶回路２
０および最尤判定回路１３を備えており、従来と同様の
構成からなる。本実施形態では、パス記憶回路２０の内
部構成が従来と異なっている。
【００２４】ブランチメトリック回路１１はトレリス線
図において、ある状態から次の状態へ遷移するブランチ
メトリックの計算を行い、ＡＣＳ回路１２はブランチメ
トリック回路１１の出力を用いて、加算、大小比較およ
び最小値の選択（ＡＣＳ演算）を行い、パス選択信号を
出力する。バス記憶回路２０はＡＣＳ回路１２から出力
されたパス選択信号を記憶し、これによりトレリス線図
におけるパスを記憶保持する。最後に、最尤判定回路１
３がパス記憶回路２０からパス選択信号を読み出して、
復号を実行する。なお、回路構成によっては、最尤判定
回路１３が省かれる場合もある。
図において、ある状態から次の状態へ遷移するブランチ
メトリックの計算を行い、ＡＣＳ回路１２はブランチメ
トリック回路１１の出力を用いて、加算、大小比較およ
び最小値の選択（ＡＣＳ演算）を行い、パス選択信号を
出力する。バス記憶回路２０はＡＣＳ回路１２から出力
されたパス選択信号を記憶し、これによりトレリス線図
におけるパスを記憶保持する。最後に、最尤判定回路１
３がパス記憶回路２０からパス選択信号を読み出して、
復号を実行する。なお、回路構成によっては、最尤判定
回路１３が省かれる場合もある。
【００２５】図２は本実施形態に係るパス記憶回路２０
の内部構成を示す図である。図２では、従来技術に係る
図１２と共通の構成要素については図１２と同一の符号
を付しており、ここではその詳細な説明を省略する。図
１２と異なるのは、図１２では多数決判定回路８０が最
終段のパス保持部３ｎの全ての遅延器の出力を入力とし
ているのに対して、図２では、多数決判定回路５が、最
終段のパス保持部３ｎの遅延器のうち３個の遅延器の出
力を入力としている点である。ただし、基本的な動作
は、従来技術の項で説明したものと同様であり、図１０
および図１１に従ったものである。
の内部構成を示す図である。図２では、従来技術に係る
図１２と共通の構成要素については図１２と同一の符号
を付しており、ここではその詳細な説明を省略する。図
１２と異なるのは、図１２では多数決判定回路８０が最
終段のパス保持部３ｎの全ての遅延器の出力を入力とし
ているのに対して、図２では、多数決判定回路５が、最
終段のパス保持部３ｎの遅延器のうち３個の遅延器の出
力を入力としている点である。ただし、基本的な動作
は、従来技術の項で説明したものと同様であり、図１０
および図１１に従ったものである。
【００２６】最終段のパス保持部３ｎの各遅延器の出力
値は、正常時には、全て同一の値になるはずであるが、
ノイズやその他の要因によって通信路または記録再生系
の特性が悪化した場合、各遅延器の出力値は全て同一の
値になるとは限らない。ただしこの場合、正しい値を出
力する遅延器の個数は、誤った値を出力する遅延器の個
数よりも多くなる。
値は、正常時には、全て同一の値になるはずであるが、
ノイズやその他の要因によって通信路または記録再生系
の特性が悪化した場合、各遅延器の出力値は全て同一の
値になるとは限らない。ただしこの場合、正しい値を出
力する遅延器の個数は、誤った値を出力する遅延器の個
数よりも多くなる。
【００２７】例えば図９に示す従来のパス記憶回路のよ
うに、最終段のパス保持部３ｎにおける１個の遅延器の
出力値だけをそのまま本パス記憶回路の出力とする場合
には、仮に、パス記憶回路の出力値となるその遅延器の
出力値だけが誤っている場合であっても、復号が正常に
は行われないことになり、このため、ビタビ復号回路の
性能が劣化する。
うに、最終段のパス保持部３ｎにおける１個の遅延器の
出力値だけをそのまま本パス記憶回路の出力とする場合
には、仮に、パス記憶回路の出力値となるその遅延器の
出力値だけが誤っている場合であっても、復号が正常に
は行われないことになり、このため、ビタビ復号回路の
性能が劣化する。
【００２８】これに対して、従来の多数決判定回路を含
むパス記憶回路においては、図１２に示すように、最終
段のパス保持部３ｎの全ての遅延器の出力値の多数決の
判定を行う多数決判定回路８０を設けることによって、
ビタビ復号回路の性能悪化を防いでいた。ところが、こ
のような多数決判定回路を設けると、ビタビ復号回路の
回路規模が全体として大きくなってしまうという問題が
生じていた。
むパス記憶回路においては、図１２に示すように、最終
段のパス保持部３ｎの全ての遅延器の出力値の多数決の
判定を行う多数決判定回路８０を設けることによって、
ビタビ復号回路の性能悪化を防いでいた。ところが、こ
のような多数決判定回路を設けると、ビタビ復号回路の
回路規模が全体として大きくなってしまうという問題が
生じていた。
【００２９】そこで本実施形態では、多数決判定回路５
は、最終段のパス保持部３ｎの遅延器のうちの一部、こ
こでは３個の遅延器の出力値を入力として多数決の判定
を行う。これにより、仮に３個の遅延器の出力値のうち
１つだけ誤っている場合には、多数決判定回路５によっ
てその誤りを訂正することができ、正常な値をパス記憶
回路２０の出力値とすることができる。しかも、従来の
ような、全ての遅延器の出力値を入力する多数決判定回
路に比べると、回路構成が格段に簡易になる。すなわ
ち、わずかな回路の追加によって、ビタビ復号の性能向
上が可能になる。また、多数決判定回路５により性能が
向上した分だけ、パス保持回路の段数を削減することも
可能になる。
は、最終段のパス保持部３ｎの遅延器のうちの一部、こ
こでは３個の遅延器の出力値を入力として多数決の判定
を行う。これにより、仮に３個の遅延器の出力値のうち
１つだけ誤っている場合には、多数決判定回路５によっ
てその誤りを訂正することができ、正常な値をパス記憶
回路２０の出力値とすることができる。しかも、従来の
ような、全ての遅延器の出力値を入力する多数決判定回
路に比べると、回路構成が格段に簡易になる。すなわ
ち、わずかな回路の追加によって、ビタビ復号の性能向
上が可能になる。また、多数決判定回路５により性能が
向上した分だけ、パス保持回路の段数を削減することも
可能になる。
【００３０】図３〜図５は多数決判定回路５の回路構成
の例を示す。図３に示す多数決判定回路５は、入力１お
よび入力３を入力とする排他的論理和回路５１と、入力
１および入力３を入力とする第１の論理積回路５２ａ
と、排他的論理和回路５１の出力と入力２とを入力とす
る第２の論理積回路５２ｂと、第１の論理積回路５２ａ
の出力と第２の論理積回路５２ｂの出力とを入力とする
論理和回路５３とを備えており、論理和回路５３の出力
を、多数決の判定結果として出力する。
の例を示す。図３に示す多数決判定回路５は、入力１お
よび入力３を入力とする排他的論理和回路５１と、入力
１および入力３を入力とする第１の論理積回路５２ａ
と、排他的論理和回路５１の出力と入力２とを入力とす
る第２の論理積回路５２ｂと、第１の論理積回路５２ａ
の出力と第２の論理積回路５２ｂの出力とを入力とする
論理和回路５３とを備えており、論理和回路５３の出力
を、多数決の判定結果として出力する。
【００３１】また図４に示す多数決判定回路５Ａは、入
力１および入力３を入力とする第１の論理和回路５４ａ
と、入力１および入力３を入力とする第１の論理積回路
５５ａと、第１の論理和回路５４ａの出力と入力２とを
入力とする第２の論理積回路５５ｂと、第１の論理積回
路５５ａの出力と第２の論理積回路５５ｂの出力とを入
力とする第２の論理和回路５４ｂとを備えており、第２
の論理和回路５４ｂの出力を、多数決の判定結果として
出力する。
力１および入力３を入力とする第１の論理和回路５４ａ
と、入力１および入力３を入力とする第１の論理積回路
５５ａと、第１の論理和回路５４ａの出力と入力２とを
入力とする第２の論理積回路５５ｂと、第１の論理積回
路５５ａの出力と第２の論理積回路５５ｂの出力とを入
力とする第２の論理和回路５４ｂとを備えており、第２
の論理和回路５４ｂの出力を、多数決の判定結果として
出力する。
【００３２】また図５に示す多数決判定回路５Ｂは、入
力１および入力３をそれぞれ入力とする第１および第２
の否定回路５６ａ，５６ｂと、第１および第２の否定回
路５６ａ，５６ｂの出力を入力とする第１の否定論理積
回路５７ａと、入力１および入力３を入力とする第２の
否定論理積回路５７ｂと、第１の否定論理積回路５７ａ
の出力と入力２とを入力とする第３の否定論理積回路５
７ｃと、第２の否定論理積回路５７ｂの出力と第３の否
定論理積回路５７ｃの出力とを入力とする第４の否定論
理積回路５７ｄとを備えており、第４の否定論理積回路
５７ｄの出力を、多数決の判定結果として出力する。
力１および入力３をそれぞれ入力とする第１および第２
の否定回路５６ａ，５６ｂと、第１および第２の否定回
路５６ａ，５６ｂの出力を入力とする第１の否定論理積
回路５７ａと、入力１および入力３を入力とする第２の
否定論理積回路５７ｂと、第１の否定論理積回路５７ａ
の出力と入力２とを入力とする第３の否定論理積回路５
７ｃと、第２の否定論理積回路５７ｂの出力と第３の否
定論理積回路５７ｃの出力とを入力とする第４の否定論
理積回路５７ｄとを備えており、第４の否定論理積回路
５７ｄの出力を、多数決の判定結果として出力する。
【００３３】図３〜図５のいずれの場合も、回路規模は
小さく、このようなわずかな回路の追加によって、ビタ
ビ復号の性能を向上することが可能となる。
小さく、このようなわずかな回路の追加によって、ビタ
ビ復号の性能を向上することが可能となる。
【００３４】以上のように本実施形態によると、最終段
のパス保持部３ｎの一部の遅延器の出力値を用いて多数
決判定を行うので、必要となる多数決判定回路の回路規
模は小さくてすみ、しかも、ビタビ復号の性能を向上さ
せることができる。したがって、回路規模が小さく、高
精度なビタビ復号回路を実現することができる。
のパス保持部３ｎの一部の遅延器の出力値を用いて多数
決判定を行うので、必要となる多数決判定回路の回路規
模は小さくてすみ、しかも、ビタビ復号の性能を向上さ
せることができる。したがって、回路規模が小さく、高
精度なビタビ復号回路を実現することができる。
【００３５】なお、本実施形態に係るビタビ復号回路
は、波形等化器によって波形等化が行われた後の信号に
ついて、復号を行うように用いてもよい。この場合、例
えば、波形等化器は、同一符号連続長が２から１０の間
にある８−１６変調符号によって変調された信号を入力
するものとする。
は、波形等化器によって波形等化が行われた後の信号に
ついて、復号を行うように用いてもよい。この場合、例
えば、波形等化器は、同一符号連続長が２から１０の間
にある８−１６変調符号によって変調された信号を入力
するものとする。
【００３６】図６はビタビ復号回路と対になって用いら
れる波形等化器の構成の一例である。図６に示す波形等
化器６０は、４個のタップを有しており、各タップ係数
は（ａ，ｂ，ｂ，ａ）の関係を満たしている。ただし、
ａ＞ｂである。波形等化器６０は、入力信号を遅延器６
１ａ，６１ｂ，６１ｃで遅延させ、入力信号および各遅
延器６１ａ，６１ｂ，６１ｃの出力信号を、乗算器６２
ａ，６２ｂ，６２ｃ，６２ｄによって乗算し、加算器６
３によって各乗算器６２ａ〜６２ｄの出力を加算して出
力する。実際の通信装置や記録再生装置では、波形等化
器６０と同等の通信路特性、記録再生系特性を有するも
のとする。
れる波形等化器の構成の一例である。図６に示す波形等
化器６０は、４個のタップを有しており、各タップ係数
は（ａ，ｂ，ｂ，ａ）の関係を満たしている。ただし、
ａ＞ｂである。波形等化器６０は、入力信号を遅延器６
１ａ，６１ｂ，６１ｃで遅延させ、入力信号および各遅
延器６１ａ，６１ｂ，６１ｃの出力信号を、乗算器６２
ａ，６２ｂ，６２ｃ，６２ｄによって乗算し、加算器６
３によって各乗算器６２ａ〜６２ｄの出力を加算して出
力する。実際の通信装置や記録再生装置では、波形等化
器６０と同等の通信路特性、記録再生系特性を有するも
のとする。
【００３７】なお、本実施形態では、最終段のパス保持
部が有する６個の遅延器のうち、３個の出力を多数決判
定のために用いるものとしたが、３個以外であっても、
一部の遅延器の出力を用いることによって、本実施形態
と同様の効果が得られる。ただし、回路規模の増大を抑
えつつ、ビタビ復号の性能を向上させるという観点から
見ると、多数決の判定に用いる遅延器の個数は、パス保
持部が有する遅延器の半分程度、またはそれ以下が好ま
しい。
部が有する６個の遅延器のうち、３個の出力を多数決判
定のために用いるものとしたが、３個以外であっても、
一部の遅延器の出力を用いることによって、本実施形態
と同様の効果が得られる。ただし、回路規模の増大を抑
えつつ、ビタビ復号の性能を向上させるという観点から
見ると、多数決の判定に用いる遅延器の個数は、パス保
持部が有する遅延器の半分程度、またはそれ以下が好ま
しい。
【００３８】（第２の実施形態）図７は本発明の第２の
実施形態に係るビタビ復号回路におけるパス記憶回路の
内部構成を示す図である。図７において、第１の実施形
態に係る図２の構成と異なるのは、多数決判定回路５
が、最終段のパス保持部３ｎの遅延器のうち、入力側に
選択回路４が接続された最上位および最下位の遅延器を
含む３個の遅延器の出力値を、入力としている点であ
る。
実施形態に係るビタビ復号回路におけるパス記憶回路の
内部構成を示す図である。図７において、第１の実施形
態に係る図２の構成と異なるのは、多数決判定回路５
が、最終段のパス保持部３ｎの遅延器のうち、入力側に
選択回路４が接続された最上位および最下位の遅延器を
含む３個の遅延器の出力値を、入力としている点であ
る。
【００３９】パス保持部３ｎの遅延器のうち、最上位お
よび最下位でない遅延器（２番目から５番目の遅延器）
の入力側には選択回路４は接続されておらず、前段のパ
ス保持部の別の位置の遅延器の出力が直接接続されてい
る。このため、これら２番目から５番目の遅延器の出力
値を多数決判定のために用いたとしても、ビタビ復号の
性能向上は期待できない。
よび最下位でない遅延器（２番目から５番目の遅延器）
の入力側には選択回路４は接続されておらず、前段のパ
ス保持部の別の位置の遅延器の出力が直接接続されてい
る。このため、これら２番目から５番目の遅延器の出力
値を多数決判定のために用いたとしても、ビタビ復号の
性能向上は期待できない。
【００４０】そこで本実施形態では、選択回路４の選択
出力を入力とする最上位および最下位の遅延器の出力値
を、多数決判定回路５の入力に含めることによって、ビ
タビ復号の性能を確実に向上させることを可能にしてい
る。
出力を入力とする最上位および最下位の遅延器の出力値
を、多数決判定回路５の入力に含めることによって、ビ
タビ復号の性能を確実に向上させることを可能にしてい
る。
【００４１】（第３の実施形態）図８は本発明の第３の
実施形態に係るビタビ復号回路におけるパス記憶回路の
内部構成を示す図である。図８において、第１の実施形
態に係る図２の構成と異なるのは、多数決判定回路５に
入力される値が全て同一か否かを判定する同一信号判定
回路１５が設けられている点である。
実施形態に係るビタビ復号回路におけるパス記憶回路の
内部構成を示す図である。図８において、第１の実施形
態に係る図２の構成と異なるのは、多数決判定回路５に
入力される値が全て同一か否かを判定する同一信号判定
回路１５が設けられている点である。
【００４２】同一信号判定回路１５は、多数決判定回路
５に入力される３個の値を入力としており、この３個の
信号の値が同一であるか否かを判定し、同一でないと判
定したとき、エラー信号を出力する。同一信号判定回路
１５の出力によって、通信路の品質や記録再生系特性の
品質を確認することができ、またビタビ復号の性能も確
認することができる。またエラーが発生した場合、復号
処理の中断や信号の再送要求などが可能になる。
５に入力される３個の値を入力としており、この３個の
信号の値が同一であるか否かを判定し、同一でないと判
定したとき、エラー信号を出力する。同一信号判定回路
１５の出力によって、通信路の品質や記録再生系特性の
品質を確認することができ、またビタビ復号の性能も確
認することができる。またエラーが発生した場合、復号
処理の中断や信号の再送要求などが可能になる。
【００４３】したがって本実施形態によると、復号処理
の中断や信号の再送要求が可能となり、高精度なビタビ
復号回路が実現できる。
の中断や信号の再送要求が可能となり、高精度なビタビ
復号回路が実現できる。
【００４４】なお、各実施形態において、図１０および
図１１に従ったビタビ復号を前提として説明を行った
が、本発明はこれに限られるものではない。
図１１に従ったビタビ復号を前提として説明を行った
が、本発明はこれに限られるものではない。
【００４５】
【発明の効果】以上のように本発明によると、必要とな
る多数決判定回路の回路規模は小さくてすみ、しかもビ
タビ復号の性能を向上させることができる。したがっ
て、回路規模が小さく、高精度なビタビ復号回路を実現
することができる。
る多数決判定回路の回路規模は小さくてすみ、しかもビ
タビ復号の性能を向上させることができる。したがっ
て、回路規模が小さく、高精度なビタビ復号回路を実現
することができる。
【図１】ビタビ復号回路の構成を示すブロック図であ
る。
る。
【図２】本発明の第１の実施形態に係るビタビ復号回路
が有するパス記憶回路の内部構成を示す図である。
が有するパス記憶回路の内部構成を示す図である。
【図３】図２における多数決判定回路の回路構成の例で
ある。
ある。
【図４】図２における多数決判定回路の回路構成の例で
ある。
ある。
【図５】図２における多数決判定回路の回路構成の例で
ある。
ある。
【図６】ビタビ復号回路と併せて用いられる波形等化器
の構成の一例である。
の構成の一例である。
【図７】本発明の第２の実施形態に係るビタビ復号回路
が有するパス記憶回路の内部構成を示す図である。
が有するパス記憶回路の内部構成を示す図である。
【図８】本発明の第３の実施形態に係るビタビ復号回路
が有するパス記憶回路の内部構成を示す図である。
が有するパス記憶回路の内部構成を示す図である。
【図９】従来のビタビ復号回路が有するパス記憶回路の
内部構成を示す図である。
内部構成を示す図である。
【図１０】ビタビ復号を示す状態遷移図である。
【図１１】ビタビ復号を示すトレリス線図である。
【図１２】従来の多数決判定回路を含むパス記憶回路の
内部構成を示す図である。
内部構成を示す図である。
１ ビタビ復号回路
４ 選択回路
５，５Ａ，５Ｂ 多数決判定回路
１５ 同一信号判定回路
２０，２０Ａ，２０Ｂ パス記憶回路
３１，３２ パス保持部
３ｎ 最終段のパス保持部
ＳＥＬ０，ＳＥＬ１ パス選択信号
５１ 排他的論理和回路
５２ａ 第１の論理積回路
５２ｂ 第２の論理積回路
５３ 論理和回路
５４ａ 第１の論理和回路
５４ｂ 第２の論理和回路
５５ａ 第１の論理積回路
５５ｂ 第２の論理積回路
５６ａ 第１の否定回路
５６ｂ 第２の否定回路
５７ａ 第１の否定論理積回路
５７ｂ 第２の否定論理積回路
５７ｃ 第３の否定論理積回路
５７ｄ 第４の否定論理積回路
６０ 波形等化器
Claims (10)
- 【請求項１】 パス記憶回路を有するビタビ復号回路で
あって、 前記パス記憶回路は、 生き残りパスを保持するものであり、各段がそれぞれ時
刻に対応する複数段のパス保持部と、 パス選択信号によって、前記パス保持部に入力される値
を選択する複数の選択回路と、 最終段の前記パス保持部が有する遅延器のうち、その一
部の遅延器の出力値を入力として、多数決の判定を行う
多数決判定回路とを備えたことを特徴とするビタビ復号
回路。 - 【請求項２】 請求項１において、 前記多数決判定回路は、最終段の前記パス保持部が有す
る遅延器のうち、その半分以下の個数の遅延器の出力値
を入力とするものであることを特徴とするビタビ復号回
路。 - 【請求項３】 請求項１において、 当該ビタビ復号回路は、波形等化器によって波形等化が
行われた後の信号について復号を行うものであり、 前記波形等化器は、４個のタップを有し、各タップ係数
は、（ａ，ｂ，ｂ，ａ）の関係を満たすものであること
を特徴とするビタビ復号回路。 - 【請求項４】 請求項１において、 当該ビタビ復号回路は、波形等化器によって波形等化が
行われた後の信号について復号を行うものであり、 前記波形等化器は、同一符号連続長が２から１０の間に
ある８―１６変調符号によって変調された信号を入力と
することを特徴とするビタビ復号回路。 - 【請求項５】 請求項１において、 前記多数決判定回路は、 最終段の前記パス保持部が有する遅延器のうち、前記選
択回路の選択出力を入力とする全ての遅延器の出力を、
入力とするものであることを特徴とするビタビ復号回
路。 - 【請求項６】 請求項１において、 前記パス記憶回路は、 前記多数決判定回路に入力される値が、全て同一か否か
を判定する同一信号判定回路を備えたものであることを
特徴とするビタビ復号回路。 - 【請求項７】 請求項１において、 前記多数決判定回路は、最終段の前記パス保持部が有す
る遅延器のうち、３個の遅延器の出力値を入力とするも
のであることを特徴とするビタビ復号回路。 - 【請求項８】 請求項７において、 前記多数決判定回路は、 前記３個の遅延器の出力値を第１、第２および第３の入
力信号とし、かつ、 前記第１および第３の入力信号を入力とする排他的論理
和回路と、 前記第１および第３の入力信号を入力とする第１の論理
積回路と、 前記排他的論理和回路の出力と前記第２の入力信号とを
入力とする第２の論理積回路と、 前記第１の論理積回路の出力と前記第２の論理積回路の
出力とを入力とする論理和回路とを備え、 前記論理和回路の出力を、多数決の判定結果として、出
力するものであることを特徴とするビタビ復号回路。 - 【請求項９】 請求項７において、 前記多数決判定回路は、 前記３個の遅延器の出力値を第１、第２および第３の入
力信号とし、かつ、 前記第１および第３の入力信号を入力とする第１の論理
和回路と、 前記第１および第３の入力信号を入力とする第１の論理
積回路と、 前記第１の論理和回路の出力と前記第２の入力信号とを
入力とする第２の論理積回路と、 前記第１の論理積回路の出力と前記第２の論理積回路の
出力とを入力とする第２の論理和回路とを備え、 前記第２の論理和回路の出力を、多数決の判定結果とし
て、出力するものであることを特徴とするビタビ復号回
路。 - 【請求項１０】 請求項７において、 前記多数決判定回路は、 前記３個の遅延器の出力値を第１、第２および第３の入
力信号とし、かつ、 前記第１の入力信号を入力とする第１の否定回路と、 前記第３の入力信号を入力とする第２の否定回路と、 前記第１の否定回路の出力と前記第２の否定回路の出力
とを入力とする第１の否定論理積回路と、 前記第１および第３の入力信号を入力とする第２の否定
論理積回路と、 前記第１の否定論理積回路の出力と前記第２の入力信号
とを入力とする第３の否定論理積回路と、 前記第２の否定論理積回路の出力と前記第３の否定論理
積回路の出力とを入力とする第４の否定論理積回路とを
備え、 前記第４の否定論理積回路の出力を、多数決の判定結果
として、出力するものであることを特徴とするビタビ復
号回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063480A JP2003264467A (ja) | 2002-03-08 | 2002-03-08 | ビタビ復号回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063480A JP2003264467A (ja) | 2002-03-08 | 2002-03-08 | ビタビ復号回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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