JPH09232973A - ビタビ復号器 - Google Patents

ビタビ復号器

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JPH09232973A
JPH09232973A JP8041354A JP4135496A JPH09232973A JP H09232973 A JPH09232973 A JP H09232973A JP 8041354 A JP8041354 A JP 8041354A JP 4135496 A JP4135496 A JP 4135496A JP H09232973 A JPH09232973 A JP H09232973A
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JP8041354A
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Izumi Hatakeyama
泉 畠山
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Sony Corp
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Abstract

(57)【要約】 【課題】 ビタビ復号器のパスメトリックメモリのアク
セス回数を減らし、低消費電力化やビタビ復号の高速化
を図る。 【解決手段】 ブランチメトリック演算部１２からのブ
ランチメトリックと前時刻のパスメトリックとに基づい
て、偶数ステートのＡＣＳ演算をＡＣＳ演算部１３ａ
で、奇数ステートのＡＣＳ演算をＡＣＳ演算部１３ｂ
で、それぞれ時分割処理により行っている。これらのＡ
ＣＳ演算部１３ａ、１３ｂからのパスメトリックを、下
位ステート用パスメトリックメモリ１４ａ及び上位ステ
ート用パスメトリックメモリ１４ｂに書き込む。各パス
メトリックメモリ１４ａ、１４ｂは、それぞれ、連続す
る偶数ステート及び奇数ステートのパスメトリックを１
記憶単位として記憶する構成を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に用いられるビタビ復号器に関するものである。
【０００２】
【従来の技術】ビタビ（Viterbi） 復号器は、畳み込み
符号の最尤復号法に使用されるものであり、既知の複数
個の符号系列のうち、入力符号系列に最も符号距離が近
いパスを最尤パスとして選択し、この選択されたパスに
対応して復号データを得るものである。ビタビ復号は、
通話路に生じるランダム誤りに対する訂正能力が高く、
軟判定復調方式と組み合わせると、特に大きな符号化利
得を得ることができる。例えば、干渉波の影響を受け易
く、電力制限の厳しい衛星通信システムでは、誤り訂正
符号として畳み込み符号が用いられており、その復号に
ビタビ復号器が用いられている。
【０００３】このビタビ復号アルゴリズムについて簡単
に説明する。例えば生成多項式が Ｇ0（Ｄ）＝１＋Ｄ2 Ｇ1（Ｄ）＝１＋Ｄ＋Ｄ2 で与えられる符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み
込み符号を考える。このような符号を発生する符号器の
構成例を図８に示す。この図８において、入力データは
２個のフリップフロップ等の遅延素子３０１、３０２に
より順次遅延され、加算器３０３により入力データと遅
延素子３０２からのデータが加算されて出力Ｇ0 として
取り出され、加算器３０４、３０５により入力データと
遅延素子３０１、３０２からのデータとが加算されて出
力Ｇ1 として取り出される。
【０００４】このような符号器における各遅延素子３０
１、３０２からの各出力をそれぞれｂ1,ｂ2 とすると
き、符号器の状態（ｂ2 ｂ1） としては、（００）、
（０１）、（１０）、（１１）の４つの状態が取り得
る。また、入力が与えられたときの遷移し得る状態は常
に２通りとなる。
【０００５】すなわち、入力が０のとき、現在の状態が
（００）又は（１０）の場合に状態（００）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
０）に遷移する。入力が１のときには、現在の状態が
（００）又は（１０）の場合に状態（０１）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
１）に遷移する。
【０００６】このような状態遷移をトレリス線図で示す
と図９のようになる。この図９において、実線のブラン
チ（枝）は入力０のときの遷移を示し、破線のブランチ
は入力１のときの遷移を示す。また、各ブランチに沿っ
て記されている数字は、そのブランチの遷移が生じたと
きに出力される上記図８の符号（Ｇ0 Ｇ1） である。
【０００７】この図９から明らかなように、各状態への
遷移時には、必ず２つのパスが合流する。ビタビ復号ア
ルゴリズムにおいては、各状態への２つのパスの内、最
尤（最も確からしい）パスを選択し、所定長まで生き残
りパスの選択を行って、各状態で選択したパスの内の最
尤のものを検出することで、受信符号を復号する。
【０００８】このようなビタビアルゴリズムに基づいて
畳み込み符号を復号するビタビ復号器は、基本的に送信
系列と各ブランチとの間のメトリックを計算するブラン
チメトリック計算手段と、生き残りパスを選択して生き
残りパスのパスメトリックを計算するＡＣＳ（アダー、
コンパレータ、セレクタ）演算手段と、各ステートでの
パスメトリックの値をそれぞれ記憶するパスメトリック
記憶手段と、選択したパスの出力を記憶するパスメモリ
と、最尤のパスメトリックのアドレスを検出しパスメモ
リの制御を行う最尤判定手段とから構成される。
【０００９】ここで、上記ＡＣＳ演算手段においては、
いわゆるパスメトリックトランジションダイアグラムに
従って、各ステートでの生き残りパスが選択され、この
生き残りパスのパスメトリックが計算される。このパス
メトリックトランジションダイアグラムは、上記図９に
示すようなトレリス線図を基にして作られる。
【００１０】上記図９に示すようなトレリス線図で示さ
れる符号が用いられている場合には、図１０のＡ、Ｂに
示すようなパスメトリックトランジションダイアグラム
となる。すなわち、図９に示すトレリス線図の場合、状
態（００）で合流するのは、状態（００）から符号（０
０）を出力して生じるパスと、状態（１０）から符号
（１１）を生じるパスとの２通りである。従って、今回
の状態（００）のパスメトリックＳ００(new) は、前時
刻のステートの値（パスメトリック）をＳ００(old),Ｓ
１０(old) 、ブランチメトリックをＢＭ００、ＢＭ１１
のように表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ００ Ｓ００(new)b ＝ Ｓ１０(old) ＋ ＢＭ１１ のいずれかとなる。すなわち、計算途中の２つのパスメ
トリックＳ００(new)a、Ｓ００(new)bの内の小さい方の
パスが選択され、その値（パスメトリック）が今回の状
態（００）のパスメトリックＳ００(new) として出力さ
れる。
【００１１】また、状態（０１）で合流するのは、状態
（００）から符号（１１）を出力して生じるパスと、状
態（１０）から符号（００）を生じるパスとの２通りで
ある。従って、今回のパスメトリックＳ０１(new) は、 Ｓ０１(new)a ＝ Ｓ００(old) ＋ ＢＭ１１ Ｓ０１(new)b ＝ Ｓ１０(old) ＋ ＢＭ００ のいずれかとなる。また、状態（１０）で合流するの
は、状態（０１）から符号（０１）を出力して生じるパ
スと、状態（１１）から符号（１０）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１０(n
ew) は、 Ｓ１０(new)a ＝ Ｓ０１(old) ＋ ＢＭ０１ Ｓ１０(new)b ＝ Ｓ１１(old) ＋ ＢＭ１０ のいずれかとなる。また、状態（１１）で合流するの
は、状態（０１）から符号（１０）を出力して生じるパ
スと、状態（１１）から符号（０１）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１１(n
ew) は、 Ｓ１１(new)a ＝ Ｓ０１(old) ＋ ＢＭ１０ Ｓ１１(new)b ＝ Ｓ１１(old) ＋ ＢＭ０１ のいずれかとなる。このことに基づいて、図１０のＡ、
Ｂに示すようなパスメトリックトランジションダイアグ
ラムを作ることができる。
【００１２】
【発明が解決しようとする課題】ところで、従来のビタ
ビ復号器において、ＡＣＳ演算を時分割処理で行い、か
つＡＣＳ演算の結果から得られたパスメトリック値を記
憶するパスメトリックメモリにＲＡＭ（Random Access
Memory）を使用するものが知られている。このようなビ
タビ復号器では、ＡＣＳ演算の結果から得られた次の時
刻でＡＣＳ演算に使用する情報であるパスメトリック値
をＲＡＭの１アドレスに割り当てている。すなわち、１
つのステートのパスメトリック値を１つのＲＡＭの１ア
ドレスに配置している。
【００１３】この場合、１回のＡＣＳ演算では過去の２
つのステートのパスメトリック値から新しいパスメトリ
ック値を作成することから、過去の２つのパスメトリッ
ク値を読み出して新しい１つのパスメトリック値を書き
込むために、１回のＡＣＳ演算当たり３回のメモリアク
セスが必要とされる。ここで、いわゆるデュアルポート
ＲＡＭを使用して、書き込みと読み出しを分離し並列的
に行うようにしても、読み出しが２回必要となる。この
ため、メモリアクセス回数が多くなり、高速のＲＡＭが
必要とされ、アドレス生成回路も高速動作が必要となっ
て、低消費電力化や高速化の障害となっているのが現状
である。
【００１４】本発明は、上述した実情に鑑みてなされた
ものであり、一般のＲＡＭ等のメモリをパスメトリック
メモリに用いながら、メモリアクセス回数を減らし、メ
モリアクセスやアドレス生成動作に高速が要求されず、
低消費電力化やビタビ復号の高速化が可能なビタビ復号
器の提供を目的とするものである。
【００１５】
【課題を解決するための手段】本発明は、ビタビ復号器
のＡＣＳ演算を時分割処理で行い、パスメトリック記憶
手段を上位ステート用と下位ステート用とに分割するこ
とにより、上述の課題を解決する。
【００１６】ここで、上記下位ステート用パスメトリッ
ク記憶手段及び上位ステート用パスメトリック記憶手段
は、それぞれ１アドレス当たり、連続する偶数ステート
のパスメトリックと奇数ステートのパスメトリックとを
１記憶単位として記憶する構成を有することが好まし
い。
【００１７】さらに、上記ＡＣＳ演算により４つのパス
メトリックを演算する毎に、上記下位ステート用パスメ
トリック記憶手段及び上位ステート用パスメトリック記
憶手段からそれぞれ１回ずつ読み出し、ＡＣＳ演算され
て得られた各パスメトリックを上記下位ステート用パス
メトリック記憶手段及び上位ステート用パスメトリック
記憶手段の対応するものに書き込むことが好ましい。
【００１８】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について、図面を参照しながら説明する。
【００１９】図１は、本発明の実施の形態が適用される
ビタビ復号器の概略構成を示すブロック図である。
【００２０】一般にビタビ復号器は、ビタビアルゴリズ
ムを利用して、各状態での２つのパスの内の最尤（最も
確からしい）パスを選択し、所定長まで生き残りパスの
選択を行い、各状態で選択したパスの内の最尤のものを
検出することで、受信符号を復号するものである。
【００２１】このようなビタビアルゴリズムに基づいて
畳み込み符号を計算するビタビ復号器は、基本的には図
１に示すように、端子１１からの受信データの系列（受
信系列）と前述した各ブランチとの間のメトリックを計
算するブランチメトリック演算部１２と、生き残りパス
を選択して生き残りパスのパスメトリックを計算するＡ
ＣＳ（アダー、コンパレータ、セパレータ）演算部１３
と、各ステート（状態）でのパスメトリックの値をそれ
ぞれ記憶するパスメトリック記憶部１４と、選択したパ
スの選択情報であるパスの出力を記憶するパス選択情報
記憶部１５と、各時刻で最尤のパスメトリック値であっ
たステートを検出する最尤検出部１６と、このステート
情報及びパス選択情報記憶部１５から読み出した過去の
パス選択情報を使用してデータ推定を行い復号データを
端子１８より出力するデータ推定部１７とを有して構成
されている。
【００２２】ここで、畳み込み符号／ビタビ復号の具体
例として、拘束長Ｋ＝９、符号化率Ｒ＝１／２の場合に
ついて説明する。拘束長Ｋ＝９の場合のステート（状
態）数は、２K-1 となり、Ｋ＝９のとき２8 ＝２５６ス
テートとなる。これらの２５６ステートを、２桁の１６
進数を用いて００〜ＦＦと表し、ステートｘｘの値であ
るパスメトリックをＳｘｘのように表す。また、新たな
ステートのパスメトリックをＳｘｘ(new) 、その前時刻
のステートのパスメトリックをＳｘｘ(old) と表す。
【００２３】上記拘束長Ｋ＝９、符号化率Ｒ＝１／２の
場合に、ＡＣＳ演算においては、各状態（ステート）に
遷移する２つのパスの内、最尤のパスを選択する演算を
行う。例えば、新たなステート００(new) に遷移するパ
スは、前時刻のステート００(old) からと８０(old) か
らの２つのパスであり、この前時刻のステート００(ol
d) 、８０(old) からステート００(new) に遷移するた
めには、入力符号がそれぞれ、（００）、（１１）であ
る必要がある。このことから、入力符号（復調データ）
からそれぞれの入力符号パターンのメトリック（ブラン
チメトリック）を求め、前時刻のメトリック（パスメト
リック）と組み合わせて、パスの尤度を求め、生き残り
パスの選択を行うと共に次の時刻のためのパスメトリッ
クを記憶して保持する。
【００２４】このときの計算は、入力符号パターンが
（Ｇ0 Ｇ1） のときのブランチメトリックをＢＭ（Ｇ0
Ｇ1） と表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ（００） Ｓ００(new)b ＝ Ｓ８０(old) ＋ ＢＭ（１１） if （Ｓ００(new)a ＜ Ｓ００(new)b） Ｓ００(new) ＝ Ｓ００(new)a else Ｓ００(new) ＝ Ｓ００(new)b となり、これをＳ００〜ＳＦＦについての２５６ステー
ト分行う。
【００２５】ここで、本実施の形態においては、上記Ａ
ＣＳ演算部１３でのＡＣＳ演算を時分割処理で行い、上
記パスメトリック記憶部１４として、下位ステート用と
上位ステート用とに分割したそれぞれ同容量のＲＡＭ
（Random Access Memory）を用い、かつそれぞれのＲＡ
Ｍの１アドレス当たり、連続する奇数ステートのパスメ
トリック値及び偶数ステートのパスメトリック値を１記
憶単位として記憶するように構成することにより、４回
のＡＣＳ演算に１回の割合で４つのパスメトリック値を
２つのＲＡＭより読み出し、またＡＣＳ演算結果を２回
のＡＣＳ演算に１回の割合で上記下位ステート用又は上
位ステート用ＲＡＭに書き込むようにしている。
【００２６】具体的には、例えば図２に示すように、２
つのＡＣＳ演算回路１３ａ、１３ｂにてそれぞれ１２８
多重の時分割処理により上記２５６ステート分のＡＣＳ
演算を行い、このＡＣＳ演算の際に、下位ステート（０
０〜７Ｆ）用パスメトリックメモリ１４ａと上位ステー
ト（８０〜ＦＦ）用パスメトリックメモリ１４ｂとに対
して読み出し書き込みを行う。
【００２７】この図２において、上述した復調データで
ある符号（Ｇ0 Ｇ1） が所定周期Ｔで入力される毎にブ
ランチメトリック演算部１２で作成したブランチメトリ
ックＢＭ（Ｇ0 Ｇ1） を、ＡＣＳ演算回路１３ａ、１３
ｂにそれぞれ入力する。ＡＣＳ演算回路１３ａ、１３ｂ
では、２５６ステート分のＡＣＳ演算の内の、偶数１２
８ステート分のパスメトリック（Ｓ００、Ｓ０２、・・
・、ＳＦＥ）の演算をＡＣＳ演算回路１３ａで行い、奇
数１２８ステート分のパスメトリック（Ｓ０１、Ｓ０
３、・・・、ＳＦＦ）の演算をＡＣＳ演算回路１３ｂで
行っている。このＡＣＳ演算においては、上記１２８多
重時分割によりＴ／１２８毎に処理を行っており、パス
メトリックメモリ１４ａ、１４ｂから、それぞれ１時刻
前（１Ｔ前）のパスメトリックを順次１２８回ずつ読み
出して、それぞれの処理毎にパス選択情報を作成し、パ
ス選択情報記憶部１５に書き込むと共に、新しいパスメ
トリックをパスメトリックメモリ１４ａ、１４ｂに書き
込んでいる。
【００２８】また、ＡＣＳ演算回路１３ａ、１３ｂで毎
回の処理毎に作成した新しいパスメトリックを最尤検出
部１６に送り、全てのステートのＡＣＳ演算が終了した
時点で、最尤のステートを検出し、データ推定をするた
めの過去のパス選択情報を選択するために、パス選択情
報記憶部１５の初期アドレス値を作成する。メモリ読出
／書込アドレス制御部２１では、上記初期アドレス値を
入力し、パス選択情報記憶部１５のアドレスを作成す
る。書き込み時以外の残りの時間（例えば４処理に３
回）に、パス選択情報記憶部１５より１時刻前のパス選
択情報を読み出し、メモリ読出／書込アドレス制御部２
１に送り、さらに１時刻前のパス選択情報のアドレスを
作成する。パス選択情報記憶部１５は例えば６４時刻
（６４Ｔ）分のパス選択情報を蓄えるようになってお
り、このパス選択情報記憶部１５からのパス選択情報を
データ推定部１７に送る。データ推定部１７では、これ
らの過去のパス選択情報と、最尤検出部１６からの出力
とを用いてデータ推定を行い、復号データを端子１８よ
り出力する。
【００２９】図２において、下位ステート用と、下位ス
テート用の各パスメトリックメモリ１４ａ、１４ｂの構
成としては、それぞれのメモリが、１アドレス当たり、
連続する偶数ステートと奇数ステートの各パスメトリッ
クを１まとまりの記憶単位として記憶するようになって
いる。すなわち、図３に示すように、下位ステート用の
パスメトリックメモリ１４ａには、アドレス００（２桁
の１６進数）にステート００、０１のパスメトリックＳ
００、Ｓ０１が１記憶単位として記憶され、アドレス０
１にステート０２、０３のパスメトリックＳ０２、Ｓ０
３が記憶され、以下同様に順次割り当てられて、最終ア
ドレス３Ｆにステート７Ｅ、７ＦのパスメトリックＳ７
Ｅ、Ｓ７Ｆが記憶される。また、上位ステート用のパス
メトリックメモリ１４ｂには、アドレス００にステート
８０、８１のパスメトリックＳ８０、Ｓ８１が１記憶単
位として記憶され、アドレス０１にステート８２、８３
のパスメトリックＳ８２、Ｓ８３が記憶され、以下同様
に順次割り当てられて、最終アドレス３ＦにステートＦ
Ｅ、ＦＦのパスメトリックＳＦＥ、ＳＦＦが記憶され
る。なお、現実には、このようなパスメトリックメモリ
１４ａ、１４ｂが２組用いられ、一方から読み出してい
る間には他方に書き込まれ、これらの読み出し書き込み
が交互に切り換えられるようになっている。
【００３０】パスメトリックメモリ１４ａ、１４ｂに対
するアクセスについて、図４を参照しながら説明する。
【００３１】この図４において、２５６ステート分の処
理の周期Ｔは、復号データの更新周期であり、この周期
Ｔを１２８多重で時分割して各ＡＣＳ演算回路１３ａ、
１３ｂによる処理をそれぞれ行わせている。すなわち、
図４のＡは偶数ステートＡＣＳ演算部１３ａからのパス
メトリック出力を示し、Ｂは奇数ステートＡＣＳ演算部
１３ｂからのパスメトリック出力を示している。これら
のＡＣＳ演算は、上記周期Ｔを１２８分割した各タイム
スロット毎にそれぞれ毎回行われ、新たなパスメトリッ
クがそれぞれ出力される。
【００３２】ここで、ステート００のパスメトリックＳ
００を計算するには、上述したように前時刻のパスメト
リックＳ００、Ｓ８０が用いられる。また、パスメトリ
ックＳ０１については、 Ｓ０１(new)a ＝ Ｓ８０(old) ＋ ＢＭ（００） Ｓ０１(new)b ＝ Ｓ００(old) ＋ ＢＭ（１１） のいずれか小さい方を選択して求めることから、これも
前時刻のパスメトリックＳ００、Ｓ８０が必要とされ
る。このため、これらの前時刻のパスメトリックＳ０
０、Ｓ８０を、図４のＣ、Ｄに示すように下位ステート
用、上位ステート用の上記各パスメトリックメモリ１４
ａ、１４ｂから読み出している。計算された新たなパス
メトリックＳ００、Ｓ０１は、図４のＧに示すように、
上記下位ステート用のパスメトリックメモリ１４ａの書
き込み側メモリに書き込まれる。
【００３３】次に、ステート０２のパスメトリックＳ０
２は、 Ｓ０２(new)a ＝ Ｓ０１(old) ＋ ＢＭ（０１） Ｓ０２(new)b ＝ Ｓ８１(old) ＋ ＢＭ（１０） のいずれか小さい方を選択して求められ、ステート０３
のパスメトリックＳ０３は、 Ｓ０３(new)a ＝ Ｓ８１(old) ＋ ＢＭ（０１） Ｓ０３(new)b ＝ Ｓ０１(old) ＋ ＢＭ（１０） のいずれか小さい方を選択して求められるから、前時刻
のパスメトリックＳ０１、Ｓ８１が必要とされる。この
ため、これらの前時刻のパスメトリックＳ０１、Ｓ８１
を、図４のＣ、Ｄに示すように下位ステート用、上位ス
テート用の上記各パスメトリックメモリ１４ａ、１４ｂ
から読み出している。計算された新たなパスメトリック
Ｓ０２、Ｓ０３は、図４のＧに示すように、上記下位ス
テート用のパスメトリックメモリ１４ａの書き込み側メ
モリに書き込まれる。
【００３４】上記パスメトリックメモリ１４ａ、１４ｂ
は、それぞれ１アドレス当たり連続する偶数ステート用
のパスメトリック値の記憶領域と奇数ステート用のパス
メトリック値の記憶領域とで構成されており、メモリ１
４ａの読み出し側メモリからはパスメトリックＳ００と
Ｓ０１とが同時に、またメモリ１４ｂの読み出し側メモ
リからはパスメトリックＳ８０とＳ８１とが同時にそれ
ぞれ読み出される。これらの読み出しは、上記ＡＣＳ演
算のそれぞれ２回の処理の間連続して、すなわち上記周
期Ｔの１／１２８のタイムスロットの２スロット分（Ｔ
／６４）に１回の割合で行われる。下位ステート用の上
記パスメトリックメモリ１４ａの書き込み側メモリは、
図４のＥに示すように、上記周期Ｔの前半のＴ／２の間
だけ書き込み状態となり、この間に図４のＧに示すよう
に、計算されたパスメトリックが２つずつ６４回、すな
わちＳ００〜Ｓ７Ｆまでの１２８のパスメトリックが書
き込まれる。上位ステートのパスメトリックＳ８０〜Ｓ
ＦＦについても下位ステートと同様なＡＣＳ演算が行わ
れ、上位ステート用の上記パスメトリックメモリ１４ｂ
の書き込み側メモリは、図４のＦに示すように、上記周
期Ｔの後半のＴ／２の間だけ書き込み状態となり、この
間に図４のＨに示すように、計算されたＳ８０〜ＳＦＦ
までの１２８のパスメトリックが２つずつ６４回書き込
まれる。
【００３５】すなわち、上述したような具体例では、１
時刻（１Ｔ）に必要な２５６ステート分の処理の間に、
パスメトリックメモリ１４ａ、１４ｂの読み出しがそれ
ぞれ６４回、書き込みがそれぞれ６４回となっており、
総計６４×２＋６４×２＝２５６のメモリアクセスを行
うことにより２５６ステート分のパスメトリック計算が
可能である。これに対して、従来のＡＣＳ計算の場合に
は、２５６ステートのパスメトリックを計算するため
に、それぞれ２つずつの前時刻のパスメトリックを必要
とするため、パスメトリックメモリに対するアクセス
は、読み出しが２５６×２回、書き込みが２５６回の、
総計７６８回が必要となる。従って、上述した実施の形
態によれば、従来に比べて１／３のアクセス回数で済む
ため、ＡＣＳ演算の高速化が図れ、あるいはメモリアク
セス速度を低下させても従来と同程度以上の演算能力を
実現でき、さらにメモリアクセス回数の低下により低消
費電力化が図れる。
【００３６】次に、図５は、上述したような実施の形態
の変形例として、ＡＣＳ演算の順序を変更し、上位ステ
ートのパスメトリックと下位ステートのパスメトリック
とを交互に計算するようにしたものを示している。
【００３７】この図５において、上記時間Ｔの１／１２
８のタイムスロットの最初の２スロットでは、上記図４
と同様に、前時刻のパスメトリックＳ００、Ｓ０１、Ｓ
８０、Ｓ８１を用いて、下位ステートの新たなパスメト
リックＳ００、Ｓ０１、Ｓ０２、Ｓ０３を算出している
が、次の２スロットでは、前時刻のパスメトリックＳ４
０、Ｓ４１、ＳＣ１、ＳＣ２を用いて、上位ステートの
新たなパスメトリックＳ８０、Ｓ８１、Ｓ８２、Ｓ８３
を算出している。以下、２スロットずつ交互に下位ステ
ートと上位ステートの各パスメトリックを計算してい
る。これらの計算されて得られた各パスメトリックは、
上記下位ステート及び上位ステートの各パスメトリック
メモリに対して、それぞれ２スロット（Ｔ／６４）に１
回の割合で書き込まれる。このため、図２のＡＣＳ演算
回路１３ａ、１３ｂと、各パスメトリックメモリ１４
ａ、１４ｂとの間に、図中破線で示すようなラッチ１９
を設け、最初の２スロットで計算された新たなパスメト
リックＳ００、Ｓ０１、Ｓ０２、Ｓ０３を、下位ステー
ト用のパスメトリックメモリに最初の２スロットと次の
２スロットとの４スロットで書き込み、次の２スロット
で計算された新たなパスメトリックＳ８０、Ｓ８１、Ｓ
８２、Ｓ８３を、上位ステート用のパスメトリックメモ
リにこの２スロットとさらに次の２スロットとの４スロ
ットで書き込むようにしている。
【００３８】この図５に示す変形例によれば、下位ステ
ート用及び上位ステート用の各パスメトリックメモリの
読み出しも書き込みもＴ／６４で行えばよく、メモリア
クセス速度を低くすることができ、安価なメモリを使用
できる。他の効果は、上記図４と共に説明した実施の形
態の具体例と同様であるため、説明を省略する。
【００３９】以上説明したようなビタビ復号器が用いら
れる機器の一例について、図６及び図７を参照しながら
説明する。
【００４０】図６は、上述したようなビタビ復号器を用
いて誤り訂正を行うチャネルコーデック（符号復号器）
を有するディジタル移動体通信機の端末の概略構成を示
している。
【００４１】この図６に示すディジタル移動体通信機の
端末は、ベース局とのキャリア信号の入出力をアンテナ
１００で行い、送受信のキャリア信号を送受共用器１０
１を介して、受信機１０２で復調処理を、送信機１０４
で変調処理を行う。シンセサイザ１０３は、受信機１０
２、送信機１０４の送受信周波数を制御する。
【００４２】受信機１０２からの出力信号は、チャネル
デコーダ１０５に送られ、このチャネルデコーダ１０５
では、図７に示すビタビ復号器２０２を含み、音声及び
通信制御情報のフォーマット変換及び復号が行われる。
チャネルデコーダ１０５からの音声データは、音声コー
デック１０７に送られる。音声コーデック１０７では音
声の符号／復号処理が行われ、音声データがチャネルエ
ンコーダ１０６に送られて、音声及び通信制御情報のフ
ォーマット変換及び符号化処理が行われる。チャネルデ
コーダ１０５とチャネルエンコーダ１０６とで、いわゆ
るチャネルコーデック２００が構成される。
【００４３】音声コーデック１０７には送受話器１０８
が接続されており、この送受話器１０８でスピーカ１１
１、マイクロホン１１２とのインターフェース変換を行
い、音声通話を実現する。
【００４４】また、コントローラ１１３では、制御情報
の作成、解読を行い、呼の設定、解除、維持を行うと共
に、キー／ディスプレイ１０９等のＩ／Ｏ制御を行う。
送受信周波数の制御を行うシンセサイザ１０３の制御
も、コントローラ１１３により行われる。
【００４５】図７は、上記チャネルコーデック２００の
具体的構成及びその周辺を示すブロック図であり、ビタ
ビ復号器２０２に上述したような本発明の実施の形態の
ビタビ復号器が用いられるわけである。
【００４６】この図７において、音声コーデック１０７
からの音声データやコントローラ１１３からの制御情報
は、チャネルエンコーダ１０６のＣＲＣジェネレータ２
０４に送られてＣＲＣが付加され、畳み込み符号器２０
５で誤り訂正用の符号化が行われた後に、インターリー
バ２０６でインターリーブ処理が施されて、変調の前処
理までを行い、送信機１０４に送っている。
【００４７】受信機１０２から出力される受信データ
は、チャネルデコーダ１０５のデインターリーバ２０１
でインターリーブ処理が施され、上述した実施の形態の
ようなビタビ復号器２０２に送られて誤り訂正処理が施
された後、ＣＲＣチェッカ２０３に送られてデータの正
誤が確認される。ＣＲＣチェッカ２０３からの音声デー
タは音声コーデック１０７に送られ、制御データはコン
トローラ１１３に送られる。
【００４８】なお、本発明は上述した実施の形態のみに
限定されるものではなく、例えば、上記時分割多重の多
重化の数は任意に設定でき、この多重処理に合わせて、
パスメトリックメモリの１アドレス当たりに記憶するパ
スメトリックの数を変更すればよく、例えば上記偶数、
奇数の２ステート分に限定されず、４ステート分を同一
アドレスに記憶させる等のように任意に変更可能であ
る。また、符号の拘束長、符号化率等も任意に設定でき
る。さらに、本発明は、チャネルコーデックを有するデ
ィジタル移動体通信機の他にも、種々のビタビ復号器を
用いる機器に適用できることは勿論である。
【００４９】
【発明の効果】本発明によれば、ビタビ復号器のＡＣＳ
演算を時分割処理で行い、パスメトリック記憶手段を上
位ステート用と下位ステート用とに分割しているため、
ＡＣＳ演算の１処理当たりに必要とされるメモリアクセ
スの回数を低下させることができ、ビタビ復号動作を高
速化できる。
【００５０】特に、上記下位ステート用パスメトリック
記憶手段及び上位ステート用パスメトリック記憶手段と
して、それぞれ１アドレス当たり、連続する偶数ステー
トのパスメトリックと奇数ステートのパスメトリックと
をまとめて１記憶単位として記憶するように構成するこ
とにより、上記ＡＣＳ演算により４つのパスメトリック
を演算する毎に、上記下位ステート用パスメトリック記
憶手段及び上位ステート用パスメトリック記憶手段から
それぞれ１回ずつ読み出し、ＡＣＳ演算されて得られた
各パスメトリックを上記下位ステート用パスメトリック
記憶手段及び上位ステート用パスメトリック記憶手段の
対応するものに書き込むことができ、メモリアクセス数
を従来の１／３に低下させることができ、メモリアクセ
ス速度を低下させてもビタビ復号速度を高速に維持で
き、低消費電力化が行える。
【図面の簡単な説明】
【図１】 本発明の実施の形態が適用されるビタビ復号
器の概略構成を示すブロック図である。
【図２】 図１のビタビ復号器のパスメトリックメモリ
近傍の具体的な構成の一例を示すブロック図である。
【図３】 パスメトリックメモリの内部構成の一例を示
す図である。
【図４】 ＡＣＳ演算及びパスメトリックメモリのアク
セス動作の具体例を説明するためのタイムチャートであ
る。
【図５】 ＡＣＳ演算及びパスメトリックメモリのアク
セス動作の他の具体例を説明するためのタイムチャート
である。
【図６】 ディジタル移動体通信機の概略構成を示すブ
ロック図である。
【図７】 ビタビ復調器が用いられるチャネルコーデッ
ク及びその近傍の構成例を示すブロック図である。
【図８】 畳み込み符号の符号器の一例を示すブロック
図である。
【図９】 ビタビ復号を説明するためのトレリス線図を
示す図である。
【図１０】 ビタビ復号を説明するためのパスメトリッ
クトランジションを示す図である。
【符号の説明】
１２ ブランチメトリック演算部、 １３ ＡＣＳ演算
部、 １３ａ，１３ｂＡＣＳ演算回路 １４ パスメト
リック記憶部、 １４ａ，１４ｂ パスメトリックメモ
リ、 １５ パス選択情報記憶部、 １６ 最尤検出
部、 １７ データ推定部

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力符号に基づいてブランチメトリック
    を計算するブランチメトリック計算手段と、 このブランチメトリック計算手段からのブランチメトリ
    ックに基づいて各ステートのパスメトリックを時分割処
    理により計算するＡＣＳ演算手段と、 このＡＣＳ演算手段からのパスメトリックの内の下位ス
    テートのパスメトリックを記憶する下位ステート用パス
    メトリック記憶手段及び上位ステートのパスメトリック
    を記憶する上位ステート用パスメトリック記憶手段とを
    有することを特徴とするビタビ復号器。
  2. 【請求項２】 上記下位ステート用パスメトリック記憶
    手段及び上位ステート用パスメトリック記憶手段は、そ
    れぞれ１アドレス当たり、連続する偶数ステートのパス
    メトリックと奇数ステートのパスメトリックとを１記憶
    単位として記憶する構成を有することを特徴とする請求
    項１記載のビタビ復号器。
  3. 【請求項３】 上記ＡＣＳ演算により４つのパスメトリ
    ックを演算する毎に、上記下位ステート用パスメトリッ
    ク記憶手段及び上位ステート用パスメトリック記憶手段
    からそれぞれ１回ずつ読み出し、ＡＣＳ演算されて得ら
    れた各パスメトリックを上記下位ステート用パスメトリ
    ック記憶手段及び上位ステート用パスメトリック記憶手
    段の対応するものに書き込むことを特徴とする請求項２
    記載のビタビ復号器。
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