KR930004862B1 - 상태 평가량 기억장치 - Google Patents

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Abstract

내용 없음.

Description

상태 평가량 기억장치
제1도는 통상적인 바이터비 복호기의 구성도.
제2도는 제1도에 따른 바이터비 복호기에 채용된 가산비교 선택부와 상태 평가량 기억부의 상세 구성도.
제3도는 제1도에 따른 부호비 R＝1/2, 구속장 K＝3인 경우의 격자 상태도.
제4도는 본 발명에 의한 상태 평가량 기억장치의 구성도.
제5도는 제4도에 따른 부호비 R＝1/2, 구속장 K＝3인 경우의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 입력버퍼 200 : 지로평가량 계산부
300 : 가산비교 선택부 400 : 상태평가량 기억부
500 : 경로추적 논리부 600 : 경로 기억부
700 : 주클럭 발생부 SR0~SR3 : 지연기
SW1~SW10 : 절체기
본 발명은 상태평가량 기억장치에 관한 것으로, 특히 디지틀 전송채널상에서 발생하는 오류를 정정하는 바이터비(Viterbi) 복호기에 채용된 상태평가량 기억부를 분할 재구성하여 처리속도를 높인 장치에 관한 것이다.
바이터비 복호기는 길쌈부호(Convolutional code)로 부호화된 데이타를 최우(Maximum Likelihood) 복호기겁을 채용한 바이터비 알고리즘으로 복호하는 장치이다. 이 바이터비 복호기는 미리 결정된 부호기의 부호 순서와 수신된 데이타의 부호순서를 비교하여 가장 근접한 부호순서의 경로를 선택하며, 이 선택된 경로들로 부터 송신된 부호를 복호해내게 된다.
길쌈 부호를 복호하는 여러 방법중 바이터비 방식의 복호기가 복호이득이 크므로 전송로의 품질이 떨어진다던지 전송되는 신호의 크기가 심각하게 제한된 경우의 통신기에 사용되고 있다.
제1도에 도시된 바와 같이 통상적인 바이터비 복호기는 입력버퍼(100), 지로평가량 계산부(200), 가산비교 선택부(300), 상태평가량 기억부(400), 경로추적 논리부(500), 경로기억부(600), 그리고 주클럭 발생부(700)등으로 구성된다.
일반적으로 압력버퍼(100)는 압력단(IN)을 통해서 수신기(여기에서는 도시되지 않았음)와 복호기 사이에서 수신된 데이타의 전달역할을 하며, 이 수신 데이타를 받는 지로평가량 계산부(200)는 부호기에서 출력될 수 있는 부호순서와 수신된 데이타와의 근사도를 계산한다. 가산비교 선택부(300)는 지로평가량 계산부(200)에서 계산된 지로평가량과 상태 평가량 기억부(400)에 기억된 이전상태의 평가량을 가산하고, 비교하여 송신된 부호순서와 가장 근접한 경로를 선택한다. 이와 같이 가산비교 선택부(300)에서 선택된 상태평가량(Sm)은 상태평가량 기억부(400)에 기억되고, 선택된 경로는 경로추적 논리부(500)는 경로기억부(600)에 기억된 경로정보들을 추적하여 송신부호기의 송신데이타와 가장 근접한 경로를 찾아내어 복호된 데이타를 출력단(OUT)으로 출력한다.
이때 주클럭 발생부(700)은 입력클럭 신호(CLOCK)를 받아 주클럭 신호(MCLOCK)를 각 구성부에 전송한다.
상술한 바와 같은 바이터비 복호기에 채용된 가산비교 선택부(300)와 상태평가량 기억부(400)의 상세구성도는 제2도에 도시되어 있는바, 가산비교 선택부(300)를 구성하는 가산기(310, 320)는 지로평가 계산부(200)에서 전송되는 지로의 평가량(Bmi, Bmi＋1)과 상태평가량 기억부(400)의 상태평가량 기억소자(410)에서 전송되는 이전상태 평가량[Sm(a), Sm(b)]을 각각 가산하여 그 출력들을 비교기(330)와 선택기(340)에 전송한다. 이때 비교기(330)는 가산기(310, 320)에서 각기 출력되는 신호를 받아서 비교하고 그 비교결과 발생하는 신호를 선택기(340)로 전송한다.
선택기(340)는 비교기(330)의 비교신호를 받아서 가산기(310, 320)에서 전송되는 신호중 상태 평가량이 작은 것을 선택하여 새로운 상태 평가량[Sm(c)]으로 만들고 이를 상태평가량 상태평가량 기억부(400)에 기억시킨다. 이에 기억장소 지정기(420)는 상태평가량 기억소자(410)에 어드레스를 전송하여 기억장소를 지정한다.
이와 같은 바이터비 복호기의 동작 설명을 위하여 제3도에 도시한 바와 같이 부호비 R＝1/2, 구속장 K＝3인 길쌈부호로 부호화된 신호를 복호하는 경우의 격자상태도를 보였는바, 복호시점(j)의 변화에 따라 제3도의 격자상태도는 반복된다. 지로 평가량 계산부(200)에서 출력되는 상태평가량(Sm)의 총 상태수는 2K－1로 계산되므로 제3도에서와 같이 구속장 K＝3에서 총 상태수는 4개가 된다. 이때, 복호시점이 j＋1이라면 각 상태의 계산은 하기〈식1, 식2, 식3, 식4〉와 같이 나타낼 수 있다.
Sm( j＋1)0＝MIN[Smj0＋Bm0, Smj1＋Bm1]………………………〈식1〉
Sm( j＋1)1＝MIN[Smj2＋Bm2, Smj3＋Bm3]………………………〈식2〉
Sm( j＋1)2＝MIN[Smj0＋Bm1, Smj1＋Bm0]………………………〈식3〉
Sm( j＋1)3＝MIN[Smj2＋Bm3, Smj3＋Bm2]………………………〈식4〉
상기 〈식1~식4〉에서와 같이 현 복호 시점(j＋1)의 상태평가량(Sm)들을 모두 계산하여 이러한 상태평가량을 기억소자(410)에 기억하기 위해서는 이전상태의 복호시점(j)에 대한 상태평가량(Sm)을 각각 두번씩 판독하여야 한다. 결국 제2도의 기억장소 지정기(420)가 필요하게 되고 상태평가량 기억소자(410)의 기억 어드레스를 판독하고 기록하는 동안 각기 다른 장소를 지정하게 해주어야 한다.
한편, 복호처리속도는 일반적으로 상태평가량 계산속도에 의해 좌우되는데 가산비교 선택부(300)의 계산속도 보다 상태평가량 기억부(400)에서 각 상태평가량(Sm)을 판독하고 기록하는 시간이 더 많이 필요하게 되어 처리숙도에 제한을 준다. 이와 같은 이유는 가산비교 선택부(300)의 경우에 단지 논리회로의 지연만 발생되나 상태평가량 기억부(400)에서는 가산비교 선택부(300)의 각 판독 및 기록 동작의 기억어드레스 지정을 위한 논리회로의 동작시 상기〈식1~식4〉와 같이 복잡한 순서로 지정해야 되므로 지연시간이 많이 발생하고 상태평가량 기억소자(410)에서 데이타를 기록하고 판독하는 액세스 시간이 필요하기 때문이다.
이에 고속 데이타 복호처리를 위해서는 고속 액세스 시간을 갖는 상태평가량 기억소자(410)와 기억장소 지정지(420)를 사용하는 상태평가량 기억부(400)와 가산비교 선택부(300)를 여러개 병렬로 설치하여 동시에 계산하는 방법을 사용해야 하기 때문에 상기와 같은 방법들을 이용한 바이터비 복호기는 생산원가가 높아지고 회로의 복잡성이 증가하여 불합리하게 되는 문제점이 있었다.
따라서 본 발명은 상기 문제점을 해결하기 위하여 창출한 것으로서 액세스 시간을 극소화하고 기억장소 지정기가 필요없이 고속데이타 처리가 가능한 상태평가량 기억장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 입력버퍼와 지로평가량 계산부와 가산비교 선택부와 경로추적 논리부와 상태평가량 기억부와 경로기억부 및 주클럭 발생부를 구비한 바이터비 복호기에 있어서, 상기 가산 비교 선택부에서 전송되는 상태 평가량의 이전상태를 기억하는 제1, 2지연기와, 상기 가산비교 선택부에서 전송되는 현상태 평가량을 기억하는 제3, 4지연기와, 다음 데이타가 입력되는 다음 시점에서 상기 1, 2지연기가 현상태 평가량을 기억하도록 절체시키는 제1, 2절체기와, 다음 데이타가 입력되는 다음 시점에서 상기 제3, 4지연기가 이전상태의 상태평가량을 기억하도록 절체시키는 제3, 4절체기와, 시점변화에 따라 이전상태 평가량으로 사용되는 제1, 2, 3, 4지연기의 출력신호를 상기 가산비교 선택부의 입력단으로 전송하는 제5, 6절체기와, 상기 제1, 2, 3, 4지연기의 각 상태를 계산하는 기본주기의 클럭 신호를 순차적으로 공급하는 제7, 8, 9, 10절체기를 포함하여 구성함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 기술하기로 한다.
제4도는 본 발명에 의한 상태평가량 기억장치는 부호비(R＝1/2), 구속장(K＝3)인 경우의 실시예로 구성된 것이다. K 및 R의 값이 변경될 경우에는 지연기의 길이와 절체기의 갯수가 K 및 R에 의해 규칙적으로 변화하면 되므로 생략한다.
제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)는 가산비교 선택부(300)에서 전송되는 상태평가량을 기억하기 위한 기억수단으로 사용되며, 각 지연기의 총 지연가능 길이는 복호시점에서 가능한 상태수(S＝2K-1)를 부호비에 따라 각 상태에 입력되는 지로의 갯수(B＝2n-1)로 나눈값(S/B, 여기에서는 2)으로 설정되도록 구성된다.
이때 부호비 R＝k/n, n＝출력비트수, k＝정보비트수이다.
제1, 2, 3, 4절체기(SW1, SW2, SW3, SW4)는 제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)의 입력측에 설치되어 초기상태에는 A위치에 설정됨으로써 제1, 2지연기(SR0, SR1)는 자신의 출력신호가 다시 입력되고 제3, 4지연기(SR2, SR3)는 가산비교 선택부(300)의 출력신호가 입력되도록 구성된다. 제5, 6 절체기(SW5, SW6)는 제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)의 출력측에 설치되어 초기상태에는 제1, 2지연기(SR0, SR1)의 출력신호가 가산비교 선택부(300)에 이전상태 평가량으로써 입력되도록 구성된다. 제7, 8, 9, 10절체기(SW7, SW8, SW9, SW10)는 제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)에 데이타 이동을 위한 클럭신호를 공급하여 초기상태에는 제1, 2지연기(SR0, SR1)에 기본 상태평가량 계산클럭(INPUT CLOCK)이 공급되어 이에 따라 이동이 실시되고, 제3, 4지연기(SR2, SR3)에는 주클럭(MAIN CLOCK)이 지로의 갯수(B)로 분리될 클럭신호(M/2 CLOCK, M/2 CLOCK)가 주클럭(MAIN CLOCK)의 주기에 맞추어 순차적으로 각각 공급되도록 구성된다.
이때 모든 절체기는 한 복호시점에서 모든 상태의 평가량이 계산되고 다음 복호시점으로 전환되면, 즉 수신기로 부터 다음 데이타가 입력되면 다음위치(A→B, B→A)로 전환되도록 조절신호(STL)가 인가된다.
상기한 바와 같은 구성을 갖는 본 발명을 〈제3도〉〈제4도〉〈제5도〉를 참조하여 설명하면 다음과 같다.
일반적으로 구속장 K＝3인 바이비터 복호기에는 2K-1＝4개의 상태를 계산해야 되므로 설명의 편의를 위하여 주클럭(MAIN CLOCK)의 한주기마다 한개의 상태평가량(Sm)을 계산한다고 가정하면, 〈제5도〉에서와 같이 입력되는 데이타 클럭신호와 위상이 일치된 4개의 주기를 갖는 주클럭(MAIN CLOCK)이 필요하다. 〈제5도〉에서의 M/2 CLOCK 신호는 분할 기억 동작을 위하여 주클럭(MAIN CLOCK)을 각 상태수에 합류하는 지로의 갯수(B)로 나눈 것으로서 여기에서는 B＝2이므로 주클럭(MAIN CLOCK)을 2분주 하였고, M/2 CLOCK신호는 이를 반전한 것이다.
〈제4도〉의 모든 절체기의 위치를 조절하는 조절신호(STL)는 입력클럭 신호(INPUT CLOCK)를 2분주하여 상용하였으며 “하이”레벨일 경우 A위치로 전환하고, “로우”레벨일 경우 B위치로 전환한다고 가정하고 입력데이타(INPUT DATA)의 데이타1(DATA1)이 입력되는 시점에는 A위치에 있다고 설정한다.
따라서 어느시점(j＋1)에서 모든 젤체기가 A에 위치하면〈제3도〉에서 보인바와 같이 현재 어느 한 시점의 상태평가량 계산을 위하여 부호비가 R＝1/2일때 두개의 이전상태 평가량이 필요하므로 제1, 2지연기(SR0, SR1)는 이전상태의 시점(j)에서 기억된 상태평가량(Sm)들을 가산비교 선택부(300)에 제공하여 현시점(j＋1)의 상태평가량(Sm)들을 계산하는데 사용됨과 동시에 다시 자신의 지연기에 입력되어 기억된다. 이와 같은 경우〈제3도〉에 도시된 바와 같이 Smj0, Smj1은 Sm(j＋1)0의 계산에도 필요하고 Sm(j＋1)2의 계산에도 필요하므로 이때 사용하기 위함이다.
가산비교 선택부(300)에서 계산된 현시점(j＋1)의 상태평가량(Sm)은 제3, 4지연기(SR2, SR3)에 기억되는데, 클럭신호는 주클럭(MAIN CLOCK)이 각 상태에 합류하는 지로의 갯수(B)에 의해 나누어지고 주클럭(MAIN CLOCK)의 주기에 맞추어 순차적으로 입력되므로 부호비가 R＝1/2인 경우에서는 B＝2이므로 Sm0, Sm2의 값은 제3지연기(SR2)로 입력되고 Sm1, Sm3는 제4지연기(SR3)로 각각 입력된다. 이와 같이 계산된 상태 평가량 값을 분할하여 기억하는 이유는 다음 시점이 되면 원시점의 상태평가량이 이전 상태평가량으로 되고 이것이 가산비교 선택부(300)로 공급될 때는 Sm0와 Sm1이 동시에, Sm2와 Sm3가 동시에 주클럭(MAIN CLOCK)의 한 주기동안 공급되어야 하기 때문이다.
한편 현시점의 모든 상태평가량 계산이 끝난 다음 시점(j＋2)계산시에는 현 절체기의 위치를 모두 B로 전환한다. 따라서 시점(j＋1)에 기억된 제3, 4지연기(SR2, SR3)의 상태평가량 값들이 이전 상태평가량으로 되어 주클럭(MAIN CLOCK)에 맞추어 두개씩 가산비교 선택부(300)로 입력되고, 계산된 평가들은 제1, 2지연기(SR0, SR1)에 순차적으로 분할 기억되는 등 상기와 같은 동작을 반복한다. 또한, 제1, 2지연기(SR0, SR1)에 기억된 상태의 시점(j)의 평가량들은 (j＋2)시점에서는 필요없으므로 j＋2 시점에서 계산된 상태평가량을 제1, 2지연기(SR0, SR1)에 기록해도 무관하다.
제1주클럭(MAIN CLOCK)의 주기동안에는 제1, 2지연기(SR0, SR1)에 기억된 이전상태 평가량 Sm00, Sm01이 가산비교 선택부(300)로 공급됨과 동시에 자신의 지연기 입력신호로 제1, 2절체기(SW1, SW2)를 통하여 각각 제입력된다. 이때 계산된 Sm10 평가량은 M/2클럭(M/2 CLOCK)이 “하이”상태로 지속되는 동안 제3지연기(SR2)에 기억된다.
제2주클럭(MAIN CLOCK)의 주기 동안에는 제1, 2지연기(SR0, SR1)에서 각각 Sm02, Sm03을 출력하고 가산비교 선택부(300)에서 계산된 상태평가량(Sm11)은 M/2클럭(M/2 CLOCK)동안 기억이 허용되는 제4지연기(SR3)에 기억된다.
제3주클럭(MAIN CLOCK)의 주기동안에는 첫 주 클럭(MAIN CLOCK)의 주기동안 제1, 2지연기(SR0, SR1)의 출력신호를 자신에 다시 귀환시켰던 출력신호(Sm00, Sm11)가 다시나와 가산비교 선택부(300)로 공급되어 다른 지도평가량(Bm)들에 의해 새로운 상태평가량(Sm12)을 계산하고 제2지연기(SR2)에 기억된다.
제4주클럭(MAIN CLOCK)의 주기동안에는 제2주클럭(MAIN CLOCK) 주기동안 제1, 2지연기(SR0, SR1)의 출력신호를 자신에 다시 귀환시켰던 Sm02, Sm03이 출력되어 가산비교 선택부(300)에서 게산됨으로써 새 상태평가량(Sm13)은 제4지연기(SR3)에 기억된다. 이와 같이 주클럭 4주기가 끝나면 현 시점의 모든 상태평가량 계산은 끝난다. 데이타2(DATA2)가 입력버퍼(100)을 통해 입력되면 절체기(SW3, SW4)들을 B로 전환되고 데이타1(DATA1)이 입력되었을때 계산되었던 상태평가량이 이전상태평가량이 되어 SR2, SR3에 기억된 값들이 가산비교 선택부(300)로 공급되고 계산된 평가량(Sm20, Sm21, Sm22, Sm23)은 데이타1(DATA1) 시점 동작예와 같이 4주기 동안 SR0, SR1에 각각 기억된다. 이때 데이타3(DATA3)이 입력되면 다시 절체기(SW3, SW4)가 A로 전환되고 데이타1(DATA1) 시점과 같이 동작되어 상기 동작을 반복한다.
상술한 바와 같이 본 발명은 지연소자를 분할하여 상태평가량을 순차적으로 기록하고 순차적으로 읽어내도록 구성함으로써 단지 기본 상태계산 클럭에 의존하게 되어 지연시간이 줄어들 뿐만 아니라 고속 데이타처리가 가능한 이점이 있다.

Claims (2)

  1. 입력버퍼(100)과 지로평가량 계산부(200)와 가산비교 선택부(300)와 상태평가량 기억부(400)와 경로추적 논리부(500)와 경로기억부(600) 및 주클럭 발생부(700)를 구비한 바이터비 복호기에 있어서, 상기 상태평가량 기억부(400)가 상기 가산비교 선택부(300)에서 전송되는 현상태 평가량의 이전상태를 기억시키는 제1, 2지연기(SR0, SR1)와, 상기 가산비교 선택부(300)에서 전송되는 현상태 평가량을 기억시키는 제3, 4지연기(SR2, SR3)와, 다음 데이타가 입력되는 다음 시점에서 상기 제1, 2지연기(SR0, SR1)가 현상태 평가량을 기억하도록 절체시키는 제1, 2절체기(SW1, SW2)와, 다음 데이타가 입력되는 다음 시점에서 상기 제3, 4지연기(SR2, SR3)가 이전상태의 상태평가량을 기억하도록 절체시키는 제3, 4절체기(SW3, SW4)와, 시점변화에 따라 이전 상태평가량으로 사용되는 제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)의 출력신호를 상기 가산비교 선택부(300)의 입력단으로 전송하는 제5, 6절체기(SW5, SW6)와, 상기 제1, 2, 3, 4지연기(SR0, SR1, SR2, SR3)의 각 상태를 계산하는 기본주기의 클럭신호를 순차적으로 공급하는 제7, 8, 9, 10절체기(SW7, SW8, SW9, SW10)를 포함하는 것을 특징으로 하는 상태평가량 기억장치.
  2. 제1항에 있어서, 상기 지연기(SR0, SR1, SR2, SR3)는 한 시점에서 가능한 총 상태수(S＝2K-1)를 한 상태에 도달되는 지로의 갯수(B＝2n-1)로 나눈값(S/B)에 해당하는 지연길이를 가지는 것을 특징으로 하는 상태평가량 기억장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327440A (en) * 1991-10-15 1994-07-05 International Business Machines Corporation Viterbi trellis coding methods and apparatus for a direct access storage device
US5432803A (en) * 1992-04-30 1995-07-11 Novatel Communications, Ltd. Maximum likelihood convolutional decoder
JPH06338808A (ja) * 1993-05-28 1994-12-06 Matsushita Electric Ind Co Ltd 加算比較選択装置
US5465275A (en) * 1993-11-16 1995-11-07 At&T Ipm Corp. Efficient utilization of present state/next state registers
US5619514A (en) * 1994-12-29 1997-04-08 Lucent Technologies Inc. In-place present state/next state registers
DE59509663D1 (de) * 1995-10-21 2001-11-08 Micronas Gmbh Logischer Block für einen Viterbi-Decoder
US5844947A (en) * 1995-12-28 1998-12-01 Lucent Technologies Inc. Viterbi decoder with reduced metric computation
JPH09232973A (ja) * 1996-02-28 1997-09-05 Sony Corp ビタビ復号器
KR100484127B1 (ko) * 1997-08-07 2005-06-16 삼성전자주식회사 비터비디코더
US6359897B1 (en) * 1997-11-03 2002-03-19 Harris Corporation Control system for controlling the processing data of a first in first out memory and method therefor
KR100311504B1 (ko) * 1998-01-22 2001-11-22 서평원 비터비디코더의스태이트메트릭메모리및이를이용한복호화방법
US6477680B2 (en) * 1998-06-26 2002-11-05 Agere Systems Inc. Area-efficient convolutional decoder
US6219389B1 (en) * 1998-06-30 2001-04-17 Motorola, Inc. Receiver implemented decoding method of selectively processing channel state metrics to minimize power consumption and reduce computational complexity
US6236692B1 (en) 1998-07-09 2001-05-22 Texas Instruments Incorporated Read channel for increasing density in removable disk storage devices
GB2341764B (en) * 1998-09-19 2003-09-10 Mitel Semiconductor Ltd Read arrangements
TWI228654B (en) * 2003-07-11 2005-03-01 Mediatek Inc Non-binary Viterbi data processing system and method
US7246298B2 (en) * 2003-11-24 2007-07-17 Via Technologies, Inc. Unified viterbi/turbo decoder for mobile communication systems
US20050157823A1 (en) * 2004-01-20 2005-07-21 Raghavan Sudhakar Technique for improving viterbi decoder performance
JP4324195B2 (ja) * 2004-04-07 2009-09-02 パナソニック株式会社 パスメモリ回路
US20080152044A1 (en) * 2006-12-20 2008-06-26 Media Tek Inc. Veterbi decoding method for convolutionally encoded signal
US8499229B2 (en) 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
US8386895B2 (en) 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
US8904266B2 (en) 2010-08-10 2014-12-02 Nxp, B.V. Multi-standard viterbi processor
US8433975B2 (en) 2010-08-13 2013-04-30 Nxp B.V. Bitwise reliability indicators from survivor bits in Viterbi decoders

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2087198B (en) * 1980-10-28 1985-02-27 Plessey Co Ltd Data decoding
JPS6081925A (ja) * 1983-10-12 1985-05-10 Nec Corp 誤り訂正装置
JPS60183824A (ja) * 1984-03-02 1985-09-19 Toshiba Corp ビタビ復号回路
JPS62105531A (ja) * 1985-11-01 1987-05-16 Kokusai Denshin Denwa Co Ltd <Kdd> 逐次復号誤り訂正方式
JPS62135018A (ja) * 1985-12-06 1987-06-18 Fujitsu Ltd ビタビ復号器
JPS62233933A (ja) * 1986-04-03 1987-10-14 Toshiba Corp ヴイタビ復号法
US4885757A (en) * 1987-06-01 1989-12-05 Texas Instruments Incorporated Digital adaptive receiver employing maximum-likelihood sequence estimation with neural networks
US4979175A (en) * 1988-07-05 1990-12-18 Motorola, Inc. State metric memory arrangement for a viterbi decoder
JPH03195129A (ja) * 1989-12-22 1991-08-26 Mitsubishi Electric Corp 最尤系列推定装置

Also Published As

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