JP3900637B2 - ビタビ復号装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば衛星放送等で使用される畳み込み符号の最尤復号法に使用されるビタビ復号装置に関する。
【０００２】
【従来の技術】
畳み込み符号を復号する方式の一つとして、ビタビ復号方式が知られている。このビタビ復号方式は、畳み込み符号に対する最尤復号方式であり、送信側のエンコーダから生成され得る符号系列の中から、受信された符号系列に最も近い系列（以下、このような系列を最尤パスと表記する）を選ぶことにより、誤り訂正を行う。すなわち、送信側のエンコーダによる符号化方法に基づいて作成される、遷移ダイヤグラム（以下、トレリスと表記する）を前提とし、遷移ダイヤグラム上で生じ得る遷移の内から、例えば受信された符号系列とのハミング距離が最小となるものを最尤パスとして選択するようになされている。
【０００３】
ビタビ復号方式を行うビタビ復号装置は、ブランチメトリック、すなわちトレリス上の各状態に到達するパスと受信された符号系列とのハミング距離をクロックに従って計算するブランチメトリック計算回路と、ブランチメトリックに基づいてステートメトリックを計算し、ステートメトリックの値を比較して最尤パスを選択するＡＣＳ回路、ステートメトリックの値を正規化する正規化回路、ステートメトリックの値を記憶するステートメトリック記憶回路、ＡＣＳによる選択結果に従って復号データを生成するパスメモリ回路を備える構成とされている。
【０００４】
ここで、パスメモリ回路としては、レジスタ列を用いてパス選択内容を遷移させるレジスタ遷移法を行うものと、ＲＡＭを用いてパス選択内容を記憶させ、記憶内容をトレースして復号する方法を行うものの２種類がある。以下、これら２種類の方法について説明する。
【０００５】
従来のビタビ復号装置において使用されてきたレジスタ遷移法においては、パスメモリ回路内にセレクタとレジスタからなるメモリセルをトレリス上に配置し、ＡＣＳ回路から出力されるパス選択情報に基づいてレジスタの内容を遷移させる。そして、最終段のメモリセルの出力の内、最尤ステートの出力を選ぶことによって最尤パスに対する情報を選択し、復号データを出力する。
【０００６】
このようなレジスタ遷移法は、高速動作が可能であるという利点がある反面、打ち切り長が長くなると回路規模が膨大になるという欠点がある。特に、最近は、打ち切り長が１００を越えるような用途も出てきたので、回路規模の大型化が深刻な問題となっている。
【０００７】
そこで、近年では、ＲＡＭ(Random Access Memory)を用いてパス情報を記憶し、記憶した情報をトレースすることで復号する方法が盛んに研究されている。以下、この方法をトレースバック法と呼ぶ。
【０００８】
ところで、畳み込み符号の符号化を終結させる方法としてターミネートが知られている。ターミネートされた畳み込み符号をビタビ復号する場合には、オール０のステートからパスを遡って復号することによって最尤パスを得ることができる。但し、従来から使用されているビタビ復号装置では、ターミネートされた畳み込み符号を連続して受信する場合に、通常の動作によって復号を行うことが多い。
【０００９】
【発明が解決しようとする課題】
このような復号方法においては、ターミネートされた畳み込み符号に続いて次の畳み込み符号が連続して入力された時に、厳密な最尤復号ができず、復号誤りが生じるおそれがあるという問題がある。この問題は、ビタビ復号を行う際にターミネート区間を考慮しないことに起因するものであるから、上述したレジスタ遷移法およびトレースバック法の何れにおいても生じるものである。
【００１０】
この発明は、このような事情に鑑みて提案されたものであり、従ってこの発明の目的は、ターミネートされた畳み込み符号に対しても厳密な最尤復号が可能なビタビ復号装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１の発明は、所定長の情報ビットが全て入力された後に、（拘束長−１）個の所定の値を符号語に入力することによってターミネートされた畳み込み符号を連続して受信するビタビ復号装置であって、
レジスタ遷移法を行うパスメモリとして、各ステートに対応し、打ち切り長を有する第一のレジスタ列と、
第一のレジスタ列に付加され、上記打ち切り長を有する第二のレジスタ列と、
第二のレジスタ列の入出力情報を制御するコントロール回路と、
第一のレジスタ列の出力と第二のレジスタ列の出力とが入力され、いずれか一方を選択して出力する選択回路と、
を有し、
第二のレジスタ列に、ターミネートするステートに対応する復号語が記憶され、ターミネート時には、第二のレジスタ列に記憶した情報がそのまま遷移されるようにコントロール回路からの制御信号が切り替えられるとともに、第二のレジスタ列の出力を復号語として順に出力するように選択回路の出力が切り替えられ、その間に、第一のレジスタ列において後続の畳み込み符号に対応する通常の遷移が行われ、第二のレジスタ列の内容が全て出力されると同時に、第一のレジスタ列の出力を復号語として出力するようにコントロール回路の制御信号及び選択回路の出力を切り替えて復号を行うことを特徴とするビタビ復号装置である。
【００１２】
以上のような発明によれば、ターミネートするステートに到達するパスを必ず復号することができるので、ターミネートされた畳み込み符号に対する最尤復号をすることが可能となる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の第１の実施形態について説明する。まず、図１を参照してこの発明の第１の実施形態の全体構成について説明する。この発明の第１の実施形態は、ブランチメトリック計算回路７０１、ＡＣＳ回路７０２、正規化回路７０３、ステートメトリック記憶回路７０４、およびパスメモリ回路７０５を備える構成とされており、送信側から伝送路を介して受信されたデータが入力された時、送信側のエンコーダから生成され得る符号系列の中から最尤パスを選択し、選択内容に基づいて復号データを生成する。
【００１４】
すなわち、送信側のエンコーダによる符号化方法に基づいて作成される、例えば図２に示すような遷移ダイヤグラム（以下、トレリスと表記する）を前提とし、遷移ダイヤグラム上で生じ得る遷移の内から、例えば受信された符号系列とのハミング距離が最小となるものを最尤パスとして選択するようになされている。
【００１５】
ブランチメトリック計算回路７０１は、受信データ信号ｓ７０１が入力されたとき、この受信データのブランチメトリックを計算して、計算結果をブランチメトリック信号ｓ７０２として出力する。ＡＣＳ回路７０２は、ブランチメトリック信号ｓ７０２と、ステートメトリック記憶回路７０４から入力されるステートメトリック信号ｓ７０５とに基づいて、あるステートに合流する２本のそれぞれのパスに対し、ブランチメトリックとステートメトリックとを加算してそれら加算値を比較し、比較結果に基づいて尤度の高いものを選択して、新ステートメトリックとする。
【００１６】
このような選択の内容をパス選択情報ｓ７０６として出力し、最小のステートメトリックを持つステートの番号を最尤ステート信号ｓ７０７として出力し、新たに得られたステートメトリックを新ステートメトリック信号ｓ７０３として出力する。
【００１７】
ここで、パスの選択方法について、拘束長＝３の場合を例として説明する。図２のトレリスは、４個のステート００、０１、１０、１１を有し、拘束長＝３の場合のトレリスの一例である。ここで矢印は各タイムスロット毎に生じ得るパスを示しており、復号データ'0' に対応するパスを点線で示し、復号データ'1' に対応するパスを実線で示した。各タイムスロット毎にすべてのステートには合流する２本のパスが存在する。そこで、あるステートに合流する２本のそれぞれのパスに対し、受信信号とパスとのハミング距離（ブランチメトリック）と、それまでのブランチメトリックの累積和（ステートメトリック）とを加算して比較を行い、この比較結果に基づいて尤度の高いものが選択される。
【００１８】
正規化回路７０３は、ＡＣＳ回路７０２から出力される新ステートメトリック信号ｓ７０３から最小のステートメトリックを減算する方法等を用いて正規化し、予め設定されている範囲内の値にして、正規化ステートメトリック信号ｓ７０４として出力する。ステートメトリック記憶回路７０４は、正規化回路７０３から出力される正規化ステートメトリック信号ｓ７０４を記憶し、これをステートメトリック信号ｓ７０５としてＡＣＳ回路７０２に戻す。ステートメトリック記憶回路７０４の構成の一例を図３に示す。図２のトレリスにおける４個のステートに対応して４個のレジスタを有するものとされている。図３においてはこれら４個のレジスタを５ビットのレジスタとしたが、他のビット数のレジスタを用いても良い。
【００１９】
次に、この発明の第１の実施形態におけるパスメモリ回路７０５についての説明を行うに先立って、理解を容易とするために、レジスタ遷移法を実現する一般的なパスメモリ回路の構成について説明する。セレクタとレジスタとから図４に示すように構成されるメモリセルが図２に示したトレリスに配置されてなるパスメモリ回路の構成を図５に示す。図５中ではメモリセルをＭＳと表記した。かかる構成において、ＡＣＳ回路７０２から出力されるパス選択情報に基づいてレジスタの内容を遷移させることにより、各メモリセルのレジスタ内に、各ステートからの生き残りパスに対応する情報が保存される。従って、図２に示したトレリスを前提とした復号、すなわち、４個のステートを有し、拘束長＝３、打ち切り長＝４の場合のレジスタ遷移法による復号が実現される。
【００２０】
このような一般的なパスメモリ回路においては、ターミネートされた畳み込み符号を連続して受信する際に厳密な最尤復号を行うことができないという問題がある。以下、かかる問題について説明する。畳み込み符号の符号化を終結させるために、情報ビットが全て入力された後に、（拘束長−１）個の０を符号器に入力する方法が知られている（図６参照）。このように所定の時点において符号器のステートをオール０にすることをターミネートと呼び、符号化を開始してからターミネートが終了するまでの時刻数をターミネート長と呼ぶ。
【００２１】
ターミネートされた畳み込み符号をビタビ復号する場合には、オール０のステートからパスを遡って復号することによって最尤パスを得ることができる。但し、実際のビタビ復号装置では、ターミネートされた畳み込み符号を連続して受信する場合には、通常の動作によって復号を行うことが多い。
【００２２】
しかし、このような復号方法においては、ターミネートされた畳み込み符号に続いて次の畳み込み符号が連続して入力された時に、厳密な最尤復号ができない場合がある。このような場合について以下に説明する。図７に示すような、拘束長＝３の畳み込み符号器を使用する場合において、符号をターミネートさせた後に、引続き次の符号化を行う場合を考える。この場合のトレリスの一例を図８Ａに示す。図８Ａでは、ターミネート区間に後続する符号を、オール０のステートからパスを遡って復号することによって最尤パスを得る場合に、トレースされるトレリスを示している。
【００２３】
そして、正しいパスがオール０のパス（図８ＢにおけるＰｒ）であった場合を考える。この場合に、ターミネートを考慮せずに復号を行うと、図８Ｂに示すような誤りパスＰｅが復号されるおそれがある。この誤りパスＰｅは、オール０のパスＰｒとのハミング距離が６と小さため、誤って復号結果とされる確率が比較的高いためである。
【００２４】
この誤りパスＰｅを誤って復号したとすると、ターミネートを行っている区間の復号ビットを無視しても、伝送情報に係る情報ビットに１ビットの誤りを含むことになる。本来のターミネートされたトレリス上にはこのパスは存在しないので、ターミネート区間を考慮して厳密な最尤復号を行うならば、このような復号誤りは起こらないものである。
【００２５】
以上の事情に鑑み、ターミネート区間を考慮して厳密な最尤復号を行うようにした、この発明の第１の実施形態におけるパスメモリ回路７０５の構成を図９に示す。パスメモリ回路７０５は、各ステート対応して配置された打ち切り長分のメモリセルの列に加えて、レジスタ列１０２を備え、コントロール回路１０１がターミネート情報に基づいてこのレジスタ列１０２を制御するようになされている。
【００２６】
すなわち、ステート００に対応するレジスタ列内の１段目、２段目、３段目および４段目の各セレクタの出力がそれぞれ、レジスタ列１０２内のレジスタ１０２１，およびセレクタ１０２２、１０２４および１０２６に入力される。また、セレクタ１０２２、１０２４，１０２６には、前段のレジスタ１０２１、１０２３、１０２５の出力がそれぞれ入力される。そして、セレクタ１０２２、１０２４，１０２６は、コントロール回路１０１の指令に従って、入力されるデータの内の一方を後段のレジスタに出力する。
【００２７】
各ステート毎の生き残りパスに対応する情報は、ＡＣＳ回路７０２から入力される各ステート毎のパス選択情報に従って遷移させることによってレジスタ内に記憶される。受信語がターミネートされるまでの期間においては、最終段の出力の内、最尤ステートの出力を選ぶことによって最尤パスに対応する情報を選択し、復号データを出力する。この期間には、コントロール回路からレジスタ列１０２に例えば'1' が出力されて、レジスタ列１０２にもステート０に対応する復号語が記憶される。
【００２８】
一方、受信語がターミネートされた時には、コントロール回路１０１からレジスタ列１０２への信号を例えば'0' に切り替えて、レジスタ列１０２内に記憶された情報をそのまま遷移させる。そして、最終段の選択回路１０３でレジスタ列１０２の出力をそのまま復号語として出力する。このような動作により、ターミネートにステート００に到達するパスを復号することができる。
【００２９】
また、レジスタ１０２の内容が出力されている期間に、その他の４個のレジスタ列は、後続の畳み込み符号に対応する通常の遷移を改めて開始し、レジスタ列１０２の内容が全て出力されると同時に通常の復号動作に戻し、コントロール回路１０１からの信号を'1'に切り替える。以上のように、この発明の第１の実施形態においては、ターミネートされた畳み込み符号が連続して入力される場合にも、復号の動作を連続したままターミネートするステートに到達するパスを復号することができる。これによってターミネートされた符号をも厳密に最尤復号することが可能となり、復号誤り率を改善することができる。
【００３０】
次に、この発明の第１の実施形態とは異なる構成を有するパスメモリ回路８０５を用いた、この発明の第２の実施形態について説明する。図１０に、この発明の第２の実施形態におけるこのパスメモリ回路８０５の構成を図示する。パスメモリ回路８０５は、拘束長＝３、打ち切り長＝４の復号を行うに際し、受信語がターミネートされたものであっても厳密な最尤復号を行う機能を有するものである。
【００３１】
パスメモリ回路８０５は、各ステート対応して配置された打ち切り長分のメモリセルの列において、ステート００に対応するレジスタ列２０３内の各メモリセルのセレクタに入力される信号を、コントロール回路によって制御するようにしたものである。すなわち、セレクタ２０４、２０５、２０６および２０７を設け、これらのセレクタにはパス選択情報と'0' が入力されるようになされる。そして、セレクタ２０４〜２０７はコントロール回路２０１に指令に従って、パス選択情報と'0' の内の一方をレジスタ列２０３内の各メモリセルのセレクタにコントロール信号として入力する。
【００３２】
このような構成により、次のような動作が実現される。すなわち、受信語がターミネートされるまでの間はステート００のレジスタ列２０３に対するコントロール信号としてパス選択情報を与えて通常のレジスタ遷移を行う。そして、最終段の出力の内、最尤ステートの出力を選ぶことによって最尤パスに対応する情報を選択し、復号データを出力する。一方、受信語がターミネートされた時、そのクロックでは、ステート００のレジスタ列２０３に対するコントロール信号としてセレクタ２０４〜２０７が'0' を与えるように制御し、そのクロックでの記憶内容をそのまま遷移させる。
【００３３】
次のクロックでは、１段目のメモリセルのセレクタにはセレクタ２０４がパス選択情報を与え、また、２段目以降のメモリセルのセレクタにはセレクタ２０５〜２０７が'0' を与える。さらに次のクロックでは、２段目までのメモリセルのセレクタにはセレクタ２０４、２０５がパス選択情報を与え、また、３段目以降のメモリセルのセレクタにはセレクタ２０６、２０７が'0' を与える。以下、打ち切り長分、順にコントロール信号を切り替えていき、ターミネート時にステート００のレジスタ列に記憶してあった復号語の出力が完了するまでは、最終段の選択回路２０２でステート００からの出力を復号データとして出力する。
【００３４】
また、ステート００のレジスタ列に記憶されていた復号語の出力が終わるまでの期間、続いて入力される畳み込み符号に対して、パスメモリが通常の動作を行っているので、ターミネートされた符号の復号が終わると同時に通常の復号に戻すことができる。
【００３５】
以上のように、この発明の第２の実施形態においても、ターミネートされた畳み込み符号が連続して入力される場合にも、復号の動作を連続したままターミネートするステートに到達するパスを復号することができる。
【００３６】
上述したこの発明の第１の実施形態およびこの発明の第２の実施形態は、レジスタ遷移法を前提とするものである。ところで、ターミネートされた畳み込み符号が連続して入力される場合に生じ得る復号誤りは、トレースバック法による復号を行うビタビ復号装置においても同様に問題とされる。そこで、トレースバック法においてかかる問題点を解決する、この発明の第３の実施形態について説明する。但し、理解を容易とするために、従来から用いられている一般的なトレースバック法について先ず説明する。
【００３７】
トレースバック法におけるトレースの原理的な動作を拘束長＝３の場合を例として説明する。図１１において、ステート０１からトレースする場合を考える。ステート０１への遷移の可能性があるステートは、ステート００とステート１０である。ここでパスメモリには、ステート００側のパスを選んであった時には０、ステート１０側のパスを選んであった時には１（すなわち前ステートの最上位ビット）が記憶してある。
【００３８】
また、何れのステートから遷移する場合にも入力は１であり、これはステート０１の最下位ビットで表現されている。以上により、トレースの動作は次のように行えば良い。図１２に示すように、トレースを開始するトレース開始ステートの最下位ビットを復号ビットとし、トレース開始ステートに後続してトレースする次トレースステートの番号は、トレース開始ステートの最上位ビットから下位２ビット目までに、パスメモリ内のビットを新たに最上位ビットとして付け加えることで生成する。このような動作によって、最小ステートメトリックをとるステートから、選択されたパスを遡ることができる。
【００３９】
ところで、ビタビ復号装置を高速に動作させるためには、ＲＡＭはクロック毎に一回しかアクセスできない。各ＲＡＭに対して１回のアクセスで復号を行うために、シングルポートのメモリを４つ備えたパスメモリ回路を使用する場合について説明する。以下の説明においては、符号の拘束長＝３、打ち切り長＝４を前提とする。この場合に使用されるパスメモリ回路は、ステート数分のビット数（この例では４ビット）と、打ち切り長分のワード数（この例では４ワード）を持つシングルポートのＲＡＭを４つ備えたパスメモリ回路である。
【００４０】
ＡＣＳ回路７０２からパスメモリ回路へは、ステート数分のパス選択情報が毎クロック入力される。４つのＲＡＭは、以下の（１）〜（４）の４つの役割を打ち切り長分のクロック（ここでは４クロック）毎に順次切り替える（図１３参照）。また、このようなオペレーションに基づく４個の各ＲＡＭの動作の一例を図１４に示す。
【００４１】
（１）パス選択情報を順次書き込む。
【００４２】
（２）書き込まれたパス選択情報に基づいて順次トレースする。復号は行わない。
【００４３】
（３）アクセス無し。
【００４４】
（４）（２）でのトレース結果から順次トレースを行って復号ビットを出力する。
【００４５】
このようなパスメモリ回路の構成およびオペレーションによって、トレースバック法による復号が実現される。
【００４６】
以上のようなトレースバック法を行うビタビ復号装置において、畳み込み符号のターミネートに係る上述の問題点を解決する、この発明の第３の実施形態について説明する。図１５に、この発明の第３の実施形態におけるパスメモリ回路９０５の構成を示す。パスメモリ回路９０５は、拘束長＝３、ターミネート長＝１６の符号に対して打ち切り長＝ターミネート長／４＝４の復号を行う場合に、４ビット、４ワードのシングルポートのＲＡＭを４個用いることでトレースバック法によて復号を行うパスメモリ回路である。ここで、パス選択情報のＲＡＭへの書き込みの開始時点は、符号化の開始時点と合わせておくものとする。
【００４７】
ＲＡＭ３０，３１，３２，３３はコントロール回路３０１で生成されるコントロール信号ｓ３０３に従って、ＡＣＳ回路から入力されるパス選択情報ｓ３０２の書き込みと、記憶したパス選択情報の読み出しを行って、読出パス選択情報ｓ３０４、ｓ３０５、ｓ３０６、ｓ３０７をコントロール回路３０１に入力する。受信語がターミネートされるまでの間のメモリのオペレーションは、従来から行われているのと同様に、以下の役割を切り替えて行う。
【００４８】
（１）パス選択情報を順次書き込む。
【００４９】
（２）書き込まれたパス選択情報に基づいて順次トレースする。復号は行わない。
【００５０】
（３）アクセス無し。
【００５１】
（４）（２）でのトレース結果から順次トレースを行って復号ビットを出力する。
【００５２】
一方、ターミネートされた区間を復号する際には、（４）の役割を担うＲＡＭが（２）でのトレース結果ではなく、ステート００からトレースを開始するようにして、復号を行う。このため、コントロール回路３０１がターミネート信号ｓ３０１に従って各ＲＡＭの動作を切り替えるようになされている。ここで、符号化の開始時点とＲＡＭの書き込みの開始時点を合わせてあること、および打ち切り長がターミネート長の１／４の関係にあることにより、ターミネート終了のタイミングは、トレース開始のタイミングと一致する。また、ターミネートされた区間の復号を行っている間も、次の区間の復号のための（２）の部分のトレースが行われているので、ターミネートされた符号の復号が終わると同時に、通常の復号の動作に戻すことができる。
【００５３】
（４）でトレースによって復号された信号ｓ３０８は、出力バッファ３０２に入力され、本来の時系列順に並べ換えられた後に復号ビット信号ｓ３０９として出力される。以上のように、この発明の第３の実施形態においても、ターミネートされた畳み込み符号が連続して入力される場合にも、復号の動作を連続したままターミネートするステートに到達するパスを復号することができる。
【００５４】
上述したこの発明の第１、第２および第３の実施形態は、パスメモリ回路においてターミネートに係る問題点を解決するようにしたものである。これに対して、ステートメトリック記憶回路においてターミネートに係る問題点を解決するようにした、この発明の第４の実施形態について以下に説明する。この発明の第４の実施形態についても、全体的な構成は、上述したこの発明の第１の実施形態等と同様である。この発明の第４の実施形態におけるステートメトリック記憶回路１００４の構成を図１６に示す。ステートメトリック記憶回路１００４は、拘束長＝３の符号を復号する際に４ビットのブランチメトリックと、５ビットのステートメトリックを設定した場合のステートメトリックの記憶回路である。
【００５５】
そして、各ステート００、０１、１０および１１に到達するパスのステートメトリックを記憶する４個のレジスタの前段には、セレクタ４０１、４０２、４０３および４０４が設けられている。各セレクタには、正規化回路から正規化されたステートメトリックの値が入力される。また、ステート００に対応するレジスタ４０１には値０がさらに入力され、他のステートに対応するセレクタ４０２〜４０４には値３１（５ビットで表現される最大値）がさらに入力される。そして、セレクタ４０１〜４０４にはターミネート情報が入力され、各セレクタは、このターミネート情報に基づいてステートメトリックと、値０または３１の内の一方を出力する。ＡＣＳ回路７０２内でステートメトリックがオーバーフローを起こさないように、値３１でクリッピングが行われている。
【００５６】
ステートメトリック記憶回路１００４において、受信語がターミネートされるまでの期間は、セレクタ４０１〜４０４がステートメトリックの値を後段の各レジスタに出力する。これにより、順次ステートメトリックを更新して打ち切り長以前の復号データを出力するという、通常の復号がなされる。一方、受信語がターミネートされた時には、各セレクタがステートメトリックの値以外の値を後段の各レジスタに出力する。
【００５７】
従って、ステート００のステートメトリックが０に、その他のステートのステートメトリックが３１に初期化される。ここで、１クロックの間のブランチメトリックが４ビットであることにより、図１７に示すように、期間Ｐ５１およびＰ５２における各ブランチメトリックの値はいずれも１５（４ビットで表現される最大値）以下なので、新しい畳み込み符号が始まってから２クロックの間（すなわち、期間Ｐ５１およびＰ５２の経過後）にステート００を起点とするパスに対するメトリックは３０以下となる。このため、ステート００からのパスが必ず選択されることになる。
【００５８】
以後の動作を通常の復号時と同様に行い、打ち切り長分遡って復号を行っても、ターミネートを行った時刻の復号は必ずステート００を通過するパスの中から最尤のものが選ばれることになる。以上のように、この発明の第４の実施形態においても、ターミネートされた畳み込み符号が連続して入力される場合にも、復号の動作を連続したままターミネートするステートに到達するパスを復号することができる。
【００５９】
上述したこの発明の第１の実施形態等においては、拘束長＝３、打ち切り長＝４の場合について説明したが、この発明は、拘束長および打ち切り長が任意の値をとる場合に適用することができる。
【００６０】
【発明の効果】
上述したように、この発明は、受信語のターミネート区間を考慮してビタビ復号を行うようにしたものである。このため、ターミネートされた畳み込み符号に対して最尤復号をすることが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態の全体的な構成について説明するためのブロック図である。
【図２】拘束長＝３の場合の遷移ダイアグラムについて説明するためのブロック図である。
【図３】従来から使用されている一般的な装置におけるステートメトリック記憶回路について説明するためのブロック図である。
【図４】レジスタ遷移法におけるパスメモリのメモリセルについて説明するための略線図である。
【図５】レジスタ遷移法におけるパスメモリ中のメモリセルの配置について説明するための略線図である。
【図６】ターミネートについて説明するための略線図である。
【図７】拘束長＝３の畳み込み符号器の一例を示す略線図である。
【図８】ターミネート時のトレリスと、従来から使用されているビタビ復号装置における復号誤りについて説明するための略線図である。
【図９】この発明の第１の実施形態におけるパスメモリ回路について説明するためのブロック図である。
【図１０】この発明の第２の実施形態におけるパスメモリ回路について説明するためのブロック図である。
【図１１】トレースバック法におけるトレースの原理について説明するための略線図である。
【図１２】トレースバック法におけるトレースの方法について説明するための略線図である。
【図１３】従来から使用されている一般的なトレースバック法における各ＲＡＭの役割について説明するための略線図である。
【図１４】従来から使用されている一般的なトレースバック法におけるメモリオペレーションについて説明するためのブロック図である。
【図１５】この発明の第３の実施形態におけるパスメモリ回路について説明するためのブロック図である。
【図１６】この発明の第４の実施形態におけるパスメモリ回路について説明するためのブロック図である。
【図１７】ステート００からのパスに対するメトリックについて説明するための略線図である。
【符号の説明】
７０５・・・パスメモリ回路、１０１・・・コントロール回路、８０５・・・パスメモリ回路、９０５・・・パスメモリ回路、１００４・・・ステートメトリック記憶回路

Claims (4)

1. 所定長の情報ビットが全て入力された後に、（拘束長−１）個の所定の値を符号語に入力することによってターミネートされた畳み込み符号を連続して受信するビタビ復号装置であって、
   レジスタ遷移法を行うパスメモリとして、各ステートに対応し、打ち切り長を有する第一のレジスタ列と、
   上記第一のレジスタ列に付加され、上記打ち切り長を有する第二のレジスタ列と、
   上記第二のレジスタ列の入出力情報を制御するコントロール回路と、
   上記第一のレジスタ列の出力と上記第二のレジスタ列の出力とが入力され、いずれか一方を選択して出力する選択回路と、
   を有し、
   上記第二のレジスタ列に、ターミネートするステートに対応する復号語が記憶され、ターミネート時には、上記第二のレジスタ列に記憶した情報がそのまま遷移されるように上記コントロール回路からの制御信号が切り替えられるとともに、上記第二のレジスタ列の出力を復号語として順に出力するように上記選択回路の出力が切り替えられ、その間に、上記第一のレジスタ列において後続の畳み込み符号に対応する通常の遷移が行われ、上記第二のレジスタ列の内容が全て出力されると同時に、上記第一のレジスタ列の出力を復号語として出力するように上記コントロール回路の制御信号及び上記選択回路の出力を切り替えて復号を行うことを特徴とするビタビ復号装置。
2. 所定長の情報ビットが全て入力された後に、（拘束長−１）個の所定の値を符号語に入力することによってターミネートされた畳み込み符号を連続して受信するビタビ復号装置であって、
   レジスタ遷移法を行うパスメモリとして、各ステートに対応し、打ち切り長を有するレジスタ列と、
   上記レジスタ列のうち、ターミネートするステートに対応するレジスタ列の入出力情報を制御するコントロール回路と、
   上記レジスタ列の出力のうち最尤のステートに対応するレジスタ列の出力を選択して出力する選択回路と、
   を有し、
   ターミネート時にはターミネートするステートに対応するレジスタ列に記憶した情報がそのまま遷移されるように上記コントロール回路からの制御信号が切り替えられるとともに、上記ターミネートするステートに対応する出力を復号語として出力するように上記選択回路の出力が切り替えられ、その出力が終わるまでの期間において、続いて入力される畳み込み符号に対応する通常の遷移が行われ、上記出力が終わると同時に、上記コントロール回路の制御信号及び上記選択回路の出力を切り替えて通常の遷移による復号を行うことを特徴とするビタビ復号装置。
3. 所定長の情報ビットが全て入力された後に、（拘束長−１）個の所定の値を符号語に入力することによってターミネートされた畳み込み符号を連続して受信するビタビ復号装置であって、
   トレースバック法を行うパスメモリと、
   上記パスメモリの動作の切り替え制御を行うコントロール回路と、
   を有し、
   打ち切り長をターミネート長の１／ｎ（ｎは整数）となるように設定し、
   ターミネート時にはターミネートするステートからトレースを開始するように上記コントロール回路の制御信号が切り替えられ、ターミネートされた区間の復号を行っている間に、次の区間の復号のためのトレースを行い、ターミネートされた符号の復号が終わると同時に通常の復号に戻すことを特徴とするビタビ復号装置。
4. 所定長の情報ビットが全て入力された後に、（拘束長−１）個の所定の値を符号語に入力することによってターミネートされた畳み込み符号を連続して受信するビタビ復号装置であって、
   ターミネート情報に基づいてステートメトリックの値又は値０のいずれか一方を出力するようにされた第一のセレクタと、
   上記ターミネート情報に基づいてステートメトリックの値又はステートメトリックのビット数で表現される最大値のいずれか一方を出力するようにされた第二のセレクタを有し、
   ターミネート時以外の時には、上記各セレクタはそれぞれステートメトリックの値を出力し、
   ターミネート時には、上記各セレクタがそれぞれステートメトリックの値以外の値を出力することにより、ターミネートするステートを通過するパスを必ず選択するようにしたことを特徴とするビタビ復号装置。

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