JPH05335973A

JPH05335973A - ビタビ復号器及び畳み込み符号の復号器

Info

Publication number: JPH05335973A
Application number: JP16046792A
Authority: JP
Inventors: Tomoko Kodama; 智子児玉; Makoto Nakamura; 誠中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-30
Filing date: 1992-06-19
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】誤り率を劣化させることなく、復号遅延時間
を短縮することのできるビタビ復号器を提供することを
目的とする。【構成】生き残りパスの更新時に新たにパスに付加さ
れるビットそして、生き残りパスの選択結果でなく、遷
移先のステートを表現する複数のビットのうちの特定の
位置にあるビットを用いる。【効果】本発明により、従来は（打切り長＋拘束長−
１）だったビタビ復号器の復号遅延時間を、誤り率の劣
化なく、打切り長まで短くすることか可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータ通信
システム等において、ディジタル信号の誤りを訂正する
ビタビ復号器、及び該ビタビ復号器を用いた畳み込み符
号の復号器に関する。

【０００２】

【従来の技術】ビタビ復号は、畳み込み符号化またはブ
ロック符号化されたデータを復号する方法の一つであ
り、効率的な軟判定復号を可能にするため、衛星通信シ
ステム、移動体通信システムなどのディジタルデータ通
信システムにおいて広く用いられている。

【０００３】ビタビ復号器は、符号化器において生じ得
るすべてのステート（シフトレジスタの状態）に対し、
各復号時間でそれぞれのステートに遷移し得る複数のパ
スの中で最も確からしいパス「生き残りパス」を一つ選
択し、さらにそれらの生き残りパスを特定の長さだけ過
去にさかのぼったところのビットを出力することによ
り、高い確率で最尤な情報系列を推定する復号器であ
る。符号化率１／ｎの畳み込み符号では、符号化器にお
けるシフトレジスタの段数をｍとすると、拘束長νはｍ
＋１、ステートの数は２^m個となる。

【０００４】図１４は符号化率ｒ＝１／２、レジスタの
段数ｍの畳み込み符号化を行なう符号化器の例を示すブ
ロック図であり、同図を用いて、畳み込み符号化、ビタ
ビ復号の具体的な動作を説明する。同図において、シフ
トレジスタ２は前回の入力データを記憶し、シフトレジ
スタ３は前々回の入力データを記憶するものである。従
って、入力端１から入力データｉ（ｔ）が与えられたと
きにはシフトレジスタ２にはデータｉ（ｔ−１）、シフ
トレジスタ３にはデータｉ（ｔ−２）が記憶されてい
る。

【０００５】排他的論理和回路４（以下、加算器とい
う）は、入力データｉ（ｔ）とシフトレジスタ３の出力
ｉ（ｔ−２）との排他的論理和を求め、加算器５は、入
力データｉ（ｔ）と各シフトレジスタ２，３の出力ｉ
（ｔ−１），ｉ（ｔ−２）の排他的論理和を求めるもの
である。

【０００６】そして、加算器４の出力は符号化データＣ
₀（ｔ）として出力端６から出力され、加算器５の出力
は符号化データＣ₁（ｔ）として出力端７から出力され
る。従って、次に示す（１），（２）式の関係が成立す
る。

【０００７】Ｃ₀（ｔ）＝ｉ（ｔ）＋ｉ（ｔ−２） …（１）Ｃ₁（ｔ）＝ｉ（ｔ）＋ｉ（ｔ−１）＋ｉ（ｔ−２） …（２）また、図１４に示す符号化器はシフトレジスタ２，３の
内容に応じて以下に示す４個のステートを取り得る。

【０００８】ステートＳ₀：ｉ（ｔ−１）＝０，ｉ（ｔ−２）＝０ステートＳ₁：ｉ（ｔ−１）＝０，ｉ（ｔ−２）＝１ステートＳ₂：ｉ（ｔ−１）＝１，ｉ（ｔ−２）＝０ステートＳ₃ｉ（ｔ−１）＝１，ｉ（ｔ−２）＝１そして、符号化器の出力Ｃ₀，Ｃ₁は現在のステート
と、次に入力されるデータｉとにより一意的に決定さ
れ、同時に次に遷移するステートが決まる。また、これ
をステート遷移図に示すと図１５に示す如くとなる。

【０００９】図１６は、符号化器におけるすべての可能
な状態遷移を示した図（トレリス線図）である。図１６
において各復号時刻を「ステージ」とよび、二つの状態
を結ぶ線１０１〜１０８を「ブランチ」と呼ぶ。第ｔ−
２ステージの各ステートから遷移するブランチに示され
た数値（０／０，０など）は、その遷移が生じたときの
入力／出力（ｉ／ｃ０，ｃ１）を示す。またブランチで
結合した一連の系列を「パス」と呼ぶ。

【００１０】この符号のビタビ復号器は、図１７のよう
に構成され、同図を基に、従来のビタビ復号器を説明す
る。

【００１１】図１６に示す各復号ステージ（復号時刻）
で軟判定、または硬判定された受信信号ｒ₀，ｒ₁の組
が図１７に示す入力端子８から入力されると、これらの
受信信号ｒ₀，ｒ₁はブランチメトリック計算回路９に
供給され、図１６に示すトレリス線図上の各ブランチ１
０１，１０２，…の確からしさを示す数値（ブランチメ
トリック）が計算される。

【００１２】その後、これらのブランチメトリックはＡ
ＣＳ回路１０に供給され、該ブランチメトリックの累計
で計算されるパスメトリックから、各ステートに遷移し
得る最尤のパスが選択される。例えば、図１６のトレリ
ス線図では、第ｔ−１ステージのＳ₀へ遷移し得る最尤
のパスを選択するため、第ｔ−２ステージでのＳ₀のパ
スメトリックにブランチ１０１のブランチメトリックを
加えた値と、第ｔ−２ステージでのＳ₁のパスメトリッ
クにブランチ１０３のブランチメトリックを加えた値と
が比較され、一方が選択される。ここで、前ステージで
のパスメトリックは、パスメトリックメモリ１１から読
み出され、更新されたパスメトリックが再度パスメトリ
ックメモリ１１に書き込まれる。

【００１３】一方、第１のパスメモリ１２からは第ｔ−
２ステージでのＳ₀とＳ₁の生き残りパスが読み出さ
れ、前述のパスメトリックの比較結果に基づいてパスが
選択される。選択された生き残りパスは、最も古い１ビ
ットのみが出力信号生成回路１３に出力され、残りのビ
ットは選択結果を示す新たな１ビットとともに、再度第
１のパスメモリ１２に書き込まれる。ここで、生き残り
パスの更新の際に付加される１ビットは、前ステージの
可能な二つのステートのうちどちらから遷移したものか
を示すビットである。たとえば、図１６のトレリスで、
第ｔ−１ステージのＳ₀の生き残りパスが第ｔ−２ステ
ージのＳ₀からの遷移パスならば「０」，Ｓ₁からの遷
移パスならば「１」が付加される。

【００１４】また、拘束長がνのときは２^ν個の生き残
りパスが存在し、この生き残りパスはトレリス線図上で
十分に長く過去に遡れば一つのパスにマージする。マー
ジした部分の情報は最尤であることが理論的に保証され
るが、回路規模と遅延時間を小さくするため、打切り長
（パスメモリ１２に記憶される生き残りパスの長さ）は
誤り率を劣化させない範囲でなるべく小さいことが望ま
れる。

【００１５】一方、高い確率で生き残りパスがマージす
るためには通常は拘束長νの４〜５倍の打切り長が必要
である。

【００１６】そして、パスメモリから出力される２ν個
のビットは、出力信号生成回路１３へ入力される。この
とき、パスがマージしている場合にはこれらのビットは
すべて等しい値となるが、異なる場合には適当な判定法
によって出力ビットが決められる。ここで生成された出
力信号は、出力端子１４から出力される。

【００１７】このような従来のビタビ復号器では、生き
残りパスの長さ、即ち、打切り長が長いほど復号誤り率
が小さくなり、データの信頼性が向上する。しかし、復
号器の復号遅延時間は（打切り長＋拘束長−１）で与え
られるので、打切り長が長くなるとその分遅延時間が大
きくなる。

【００１８】一方、図１７において、パスメモリ１１ａ
は、２^mワード×（打ち切り長）ビット（ただし、ｍは
メモリ長）の容量が必要であり、例えばメモリ長６（拘
束長７）の符号であれば６４ワード×２８ビット＝１，
７９２ビット程度の大きさのメモリを要する。パスメモ
リも含めて１チップＬＳＩ化する場合、パスメモリはＲ
ＡＭまたはレジスタで構成することができる。レジスタ
で構成する場合、高速処理が可能であるが回路規模が大
きくなるため、高速処理が不要な場合には通常ＲＡＭが
用いられる。例えば、６４ワード×２８ビットのメモリ
をゲートアレーの内部ＲＡＭで構成した場合には１０，
０５０ゲートとなり、レジスタ（７ゲート）で構成した
場合には１２，５４４ゲートとなる。

【００１９】また、メトリックメモリ１１ｂは、２^mワ
ード×（メトリック桁数）ビットを記憶する必要があ
り、例えばメモリ長６（拘束長７）の符号であれば６４
ワード×８ビット＝５１２ビット程度の大きさのメモリ
を要する。高速性が要求される場合はレジスタで構成す
る必要があるが、そうでなければＬＳＩ内部ＲＡＭを用
いてもレジスタを用いてもよい。ただし、容量があまり
大きくないため、ＲＡＭを用いた場合にはアドレスデコ
ーダ・入力バッファ・出力バッファの回路規模が無視で
きず、かえってレジスタで構成したほうが回路規模を低
減できる場合がある。例えば、上記の６４ワード×８ビ
ットのＲＡＭは４，１８２ゲート、レジスタの場合には
３，５８４ゲートとなる。この例では、パスメモリ（Ｒ
ＡＭ）とメトリックメモリ（レジスタ）を合せて１３，
６３４ゲートとなり、ＬＳＩのかなりの部分をメモリの
ために使うことになる。また、メモリのワード数は、符
号化器のメモリ長ｍに対して指数関数的に増大するた
め、メモリ長の大きい符号を使うとさらにメモリに要す
る回路規模が大きくなってしまう。

【００２０】また、誤り訂正符号の一つとして畳み込み
符号があり、特にビタビ復号と組み合わせて用いた場合
に高い符号化利得が得られるため、昨今では衛星通信シ
ステム、移動体通信システムなどの通信システムにおい
て広く用いられている。

【００２１】このような畳み込み符号では、パケット化
されたデータなどのように情報源から情報がブロック単
位で出力されるようなシステムにおいては、ブロック毎
にトレリスを終端させる。すなわちトレリスの始まりと
終わりが特定の状態になるように符号化するのが望まし
い。

【００２２】トレリスを終端させる一つの符号化法とし
ては、図１２に示すようにトレリスの最初と最後をＳ₀
にする方法がある（一般的には、Ｓ₀でなくても既知の
状態であればよい）。この場合には符号化器のシフトレ
ジスタをクリアした状態で符号化を開始し、情報の最後
にｍビットの全零のテイルビットを符号化器に入力す
る。このとき、情報ビット数をＫ、符号化率を１／２と
すると、符号化データの長さは２（Ｋ＋ｍ）ビットとな
り、実質的な符号化率はＫ／｛２（Ｋ＋ｍ）｝となる。
特にＫが小さくｍが大きい場合には、冗長度が２倍より
大きくなり、帯域拡大率を増加させるという問題が生じ
る。また、帯域拡大率が制限されているシステムでは、
符号化データのうち、特定のビットをパンクチャする必
要が生じ、復号情報の誤り率を劣化させることになる。

【００２３】このような問題を解決する符号化法として
は、符号化器のシフトレジスタに情報の最初のｍビット
を入力した状態で符号化を始め、残りのＫ−ｍビットの
情報を入力後に再度、最初のｍビットを符号化器に入力
して符号化する方法がある。図１３は情報の最初の２ビ
ットが１，０の場合のトレリス線図を示す。最初の状態
は、この場合にはＳ₁となり、最後の状態もＳ₁とな
る。この符号化によれば、情報Ｋビットに対して２Ｋビ
ットの符号化データが出力されるため、符号化率はちょ
うど１／２となり、帯域拡大が２倍に制限されてもパン
クチャ化する必要はない。

【００２４】それぞれの符号化のビタビ復号は以下のよ
うにして行われる。最初と最後の状態がＳ₀に確定して
いる符号化の場合には、符号器側でもあらかじめ最初と
最後の状態がわかっているため、Ｓ₀以外の状態から始
まるパスやＳ₀以外の状態で終わるパスは生き残りパス
として選択されないように制御する必要がある。一方、
最初と最後の状態が、情報の最初のｍビットに依存して
決まる符号化の場合には、復号器では、実際にはどの状
態からパスがはじまっているかわからない。このため、
第０ステージの各状態のパスメトリック（復号の初期状
態）をすべて同じ値としてビタビ復号を始める必要があ
る。また、復号の最後もどの状態で終わるかわからない
ため、一つの状態に強制的に終端させることができな
い。この結果、後者の符号化を行った場合には、復号時
にトレリスの最初と最後の状態が不確定なため、復号情
報の平均誤り率が劣化するという問題がある。

【００２５】

【発明が解決しようとする課題】このように従来におけ
るビタビ復号器においては、復号器の復号遅延時間は
（打切り長＋拘束長−１）で与えられるので、打切り長
が長くなるとその分遅延時間が大きくなる。

【００２６】つまり、復号誤り率を小さくすることと、
遅延時間を小さくすることとは、２律背反の関係にあ
り、両者を同時に満足させることができないという欠点
があった。

【００２７】また、従来のビタビ復号器は、メモリ長が
大きくなるほど誤り訂正能力が大きくなるが、メモリ長
に対して指数関数的に復号器の複雑さが増大する。この
ためビタビ復号器を構成する個々の回路の回路規模をで
きるだけ小さくすることが望ましく、特に、１チップＬ
ＳＩ化する際には、大量のデータを記憶する必要のある
メトリックメモリやパスメモリの部分を小さくすること
が望まれていた。

【００２８】更に従来における畳み込み符号の復号器に
おいては、ブロック化されている情報を畳み込み符号化
する場合、符号化による冗長度を小さくするため、Ｋビ
ットの情報のうち最初のｍビットをあらかじめ符号化器
に入力した状態で符号化を始め、最後に再度最初のｍビ
ットを符号化器に入力する符号化法が用いられている。
しかしながらこの符号化法で符号化された場合、トレリ
スの最初と最後の状態が、復号器側で不確定なため、復
号情報の平均誤り率が大きいという問題があった。こ
の発明はこのような従来の課題を解決するためになされ
たもので、その第１の目的は、復号率を劣化させること
なく復号遅延時間を短くすることのできるビタビ復号器
を提供することである。

【００２９】また、第２の目的は回路規模を小さくする
ことのできるビタビ復号器を提供することである。

【００３０】更に、第３の目的はブロック化された情報
を畳み込み符号化する際の復号情報の誤り率を小さくす
ることのできる畳み込み符号の復号器を提供することで
ある。

【００３１】

【課題を解決するための手段】上記目的を達成するた
め、本願第１の発明は、複数回前までのデータを格納す
る複数個のシフトレジスタを具備するとともに各シフト
レジスタの格納データに基づいて符号化を行なう符号化
器からの符号化データを取込み、該符号化データにおい
て生じる複数のステートへ遷移し得る各パスメトリック
と、前回の生き残りパスとに基づいて今回の生き残りパ
スを選択し、復号を行なうビタビ復号器において、前記
各シフトレジスタに新たに入力されるデータのうち、少
なくとも一つを用いて前記今回の生き残りパスを選択す
ることを特徴とする。

【００３２】本願第２の発明は、受信信号を入力する入
力端子と、入力された受信信号からブランチメトリック
を計算するブランチメトリック計算回路と、該ブランチ
メトリックと前復号ステージでの各ステートの生き残り
パスとそのパスメトリックとを受入し、更新された生き
残りパスとパスメトリックとを出力するＡＣＳ回路と、
各ステートの生き残りパスとそのパスメトリックとを記
憶するパスおよびメトリックメモリと、該パスおよびメ
トリックメモリにアドレス信号を供給するアドレス制御
回路とを有するビタビ復号器であって、符号のメモリ長
をｍ、生き残りパスの打ち切り長をＬ、パスメトリック
を表現するビット数をＮとした際に、前記パスおよびメ
トリックメモリは、２^mワード×（Ｌ＋Ｎ）ビットの一
つのＲＡＭで構成され、各ワードに各ステートの生き残
りパスとそのパスメトリックとを同時に記憶することを
特徴とする。

【００３３】本願第３の発明は、１ステージの復号処理
が２×２^m個の単位処理からなり、それぞれの単位処理
では、前復号ステージでの所定のステートの生き残りパ
スとそのパスメトリックとをパスおよびメトリックメモ
リから読み出す処理、または更新された生き残りパスと
パスメトリックとを前記パスおよびメトリックメモリに
書き込む処理を行うことを特徴とする。

【００３４】本願第４の発明は、メモリ長ｍの畳み込み
符号化器により符号化され、伝送路を介して伝送された
情報ビット系列を受信し復号する畳み込み符号の復号器
において、受信信号を記憶するメモリと、前記受信信号
の一部又は全部を入力とし、２^m個の状態の各々に対し
て各状態が符号化器の初期状態である確からしさを計算
する初期状態推定手段と、前記初期状態推定手段にて得
られた確からしさを示すデータと前記メモリの記憶内容
とに基づいて、伝送された情報ビット系列を推定するビ
タビ復号器と、を有することを特徴とする。

【００３５】本願第５の発明は、情報をＫビット毎にブ
ロック化し、各ブロックのＫビットの情報のうち最初の
ｍビットをあらかじめ畳み込み符号化器に入力した状態
で符号化を始め、残りのＫ−ｍビットと最初のｍビット
を順次畳み込み符号化器に入力して符号化を行い、符号
化器の出力のＮビットを送信する通信システムにおい
て、受信信号を前記符号化器の出力順にＲ₀，Ｒ₁，
…，Ｒ_N-1として該受信信号を記憶し、（ｉ＋Ｎ）個の
受信信号Ｒ_N-i+h(modN)，Ｒ_{N-i+h+1(modN)}，…，Ｒ
_N-1+h(modN)，Ｒ_h(modN)，Ｒ_h+1(modN)，…，Ｒ
_N-1+h(modN)（ｉは任意の正整数，ｈは０又は自然数）
をこの順番で出力するメモリと、上記メモリから出力さ
れた（ｉ＋Ｎ）個の受信信号を受入しビタビ復号を行う
ビタビ復号器とを有することを特徴とする。

【００３６】本願第６の発明は、情報をＫビット毎にブ
ロック化し、各ブロックのＫビットの情報のうち最初の
ｍビットをあらかじめ畳み込み符号化器に入力した状態
で符号化を始め、残りのＫ−ｍビットと最初のｍビット
を順次畳み込み符号化器に入力して符号化を行い、符号
化器の出力のＮビットを送信する通信システムにおい
て、受信信号を前記符号化器の出力順にＲ₀，Ｒ₁，
…，Ｒ_N-1として該受信信号を記憶し、（ｉ＋Ｎ＋ｊ）
個の受信信号Ｒ_N-i+h(modN)，Ｒ_{N-i+h+1(modN)}，…，
Ｒ_N-1+h(modN)，Ｒ_h(modN)，Ｒ_h+1(modN)，…，Ｒ
_N-1+h(modN)，Ｒ_h(mo _dN)，Ｒ_h+1(modN)，…，Ｒ
_h+j-1(modN)（ｉ，ｊは任意の正整数，ｈは０又は自然
数）をこの順番で出力するメモリと、上記メモリから出
力された（ｉ＋Ｎ＋ｊ）個の受信信号を受入しビタビ復
号を行うビタビ復号器とを有することを特徴とする。

【００３７】本願第７の発明は、情報をＫビット毎にブ
ロック化し、各ブロックのＫビットの情報のうち最初の
ｍビットをあらかじめ畳み込み符号化器に入力した状態
で符号化を始め、残りのＫ−ｍビットと最初のｍビット
を順次畳み込み符号化器に入力して符号化を行い、符号
化器の出力のＮビットをインターリーブして送信する通
信システムにおいて、受信信号を前記符号化器の出力順
にＲ₀，Ｒ₁，…，Ｒ_N-1として該受信信号を記憶し、
符号化器の出力順に並べ直して、（ｉ＋Ｎ）個の受信信
号Ｒ_N-i+h(modN)，Ｒ_{N-i+h+1(modN)}，…，Ｒ
_N-1+h(modN)，Ｒ_h(modN ₎，Ｒ_h+1(modN)，…，Ｒ
_N-1+h(modN)（ｉは任意の正整数）をこの順番で出力す
るデインターリーバと、上記デインターリーバから出力
された（ｉ＋Ｎ）個の受信信号を受入しビタビ復号を行
うビタビ復号器とを有することを特徴とする。本願第８
の発明は、Ｓ₀，Ｓ₁，Ｓ₂，…，Ｓ_M-1のＭ個の状態
を有する畳み込み符号化器によって符号化され、伝送路
を介して伝送された情報ビット系列を受信し復号する畳
み込み符号の復号器において、前記各状態Ｓ₀，Ｓ₁，
Ｓ₂，…，Ｓ_M-1ごとに設けられたＭ個のビタビ復号器
と、前記Ｍ個のビタビ復号器の出力から一つを選択する
出力決定回路と、を有することを特徴とする。

【００３８】本願第９の発明は、畳み込み符号化器によ
って符号化され、伝送路を介して伝送された情報ビット
系列を受信し復号する畳み込み符号の復号器において、
受信信号を記憶する記憶手段と、トレリスの初期状態を
制御する信号を出力する制御回路と、前記受信信号を入
力とし前記制御回路からの信号に応じてトレリスの初期
状態を変えて復号を行なうビタビ復号器と、該ビタビ復
号器における各初期状態毎の復号結果から出力信号を決
定する出力決定回路と、を有することを特徴とする。

【００３９】

【作用】上述の如く構成された本願第１の発明のビタビ
復号器では、生き残りパスを更新する際に新たに付加さ
れるビットとして、遷移先のステートを表現するビット
のうち特定の位置にあるビットが用いられる。そして、
このビットは遷移先のステートを表現するビットのうち
新しい方のビットに対応している。このため、復号遅延
時間を従来より短くすることができ、特に、遷移先のス
テートを表現するビットのうち、符号化器において最も
新しい情報を示す位置にあるビットを用いれば、復号遅
延時間を打切り長と等しくすることができる。

【００４０】従って、誤り率を劣化させることなく、復
号遅延時間を短くすることができる。

【００４１】また、本願第２，３の発明のビタビ復号器
では、パスメトリックの更新と生き残りパスの更新を同
じタイミングで行うことにより、メトリックメモリとパ
スメモリを共通のアドレスデコーダを有する一つのＲＡ
Ｍで構成することを可能にし、これによりメモリ部分の
回路規模を小さくすることができる。

【００４２】また、本願第４，５，６，７の発明の畳み
込み符号の復号器では、トレリスの最初と以後の状態が
同じであることに着目し、まずトレリスの途中から最後
までの復号（ｉ個の受信信号Ｒ_N-i+h(modN)，Ｒ
_{N-i+h+1(modN)}，…，Ｒ_N-1+h(modN ₎の復号）を行った
後に、トレリス全体の復号（Ｎ個の受信信号
Ｒ_h(modN)，Ｒ_h+1(modN)，…，Ｒ_N-1+h(modN)の復
号）を行う。すなわち、まずトレリスの途中から最後ま
での復号により最後の状態Ｓ_xを推定し（Ｓ_Xのパスメ
トリック（尤度）が他の状態のパスメトリックより高く
なる）、続けてトレリス全体の復号を行うため、トレリ
スの最初の状態がＳ_Xであるパスのパスメトリックが高
くなり、正しい復号が行われる確率が高くなる。この結
果、復号情報の平均誤り率が低くなる。このとき、トレ
リスの最後の状態は、推定された状態Ｓ_Xとすればよ
い。

【００４３】さらに、復号情報の誤り率を改善させるた
めには、トレリス全体の復号に続けて、トレリスの最初
から途中までの復号（ｊ個の受信信号Ｒ_h(modN)，Ｒ
_h+1(mo _dN)，…，Ｒ_h+j-1(modN)の復号）をすればよ
い。この復号により、最後の状態をＳ_xに限定せず、他
の候補もそこまでのパスメモリに応じた確率で選択され
るようになるため、より誤り率が改善される。ここで、
ｊはパスメモリの打ち切り長とほぼ等しい長さでよい。

【００４４】また、符号化データをインターリーブして
伝送するシステムでは、受信信号を記憶し所定の順番で
出力するメモリはデインターリーバの機能を含んでお
り、その回路は従来のデインターリーバとほぼ同一であ
るため、上記のような復号を行っても回路規模の増加は
ない。

【００４５】更に、本願第８，９の発明では、トレリス
の最初、最後の状態が不確定な場合に、すべての初期状
態についてビタビ復号を行なう。そして、各復号結果か
ら最尤のものを選択しこれを出力とする。従って、復号
情報の誤り率を小さくすることができるようになる。

【００４６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の第１実施例を示す構成図であり、
本発明が適用されたビタビ復号器を示している。同図に
おいて、ブランチメトリック計算回路９は、入力端子８
から入力される受信信号ｒ₀，ｒ₁のブランチメトリッ
クを計算し、これをＡＣＳ回路１０に出力する。

【００４７】ＡＣＳ回路１０は、ブランチメトリックの
累積で計算されるパスメトリックから、各ステートに遷
移し得る最尤のパスを選択する。例えば、図１６のトレ
リス線図においては、第ｔ−１ステージのＳ₀へ遷移し
得る最尤のパスを選択するため、第ｔ−２ステージでの
Ｓ₀のパスメトリックにブランチ１０１のブランチメト
リックを加えた値と、第ｔ−２ステージでのＳ₁のパス
メトリックにブランチ１０３のブランチメトリックを加
えた値とが比較され、加算結果の小さい方（尤度の高い
方）が選択される。ここで、前ステージでのパスメトリ
ックは、パスメトリックメモリ１１から読み出され、更
新された新しいパスメトリックが再度パスメトリックメ
モリ１１に書き込まれる。

【００４８】また、第２のパスメモリ１５からは図１６
のトレリスの第ｔ−２ステージでのＳ₀とＳ₁の生き残
りパスが読み出され、前述のパスメトリックの比較結果
に基づいてパスが選択される。選択された生き残りパス
は、最も古い１ビットのみが出力信号生成回路１３に出
力され、残りのビットは遷移先のステートを示す新たな
１ビットとともに、再度第２のパスメモリ１５に書き込
まれる。このとき、生き残りパスの更新の際に付加され
る１ビットは、遷移先のステートを表現するν−１個の
ビットの内、最も新しく符号化器に入力される情報を示
すビットとする。このビットは、生き残りパスの選択結
果に関係なく、遷移先のステートによってのみ決まる。
従って、これによって最尤の生き残りパスを選択でき
る。例えば、図１６のトレリス線図では、Ｓ₀およびＳ
₁の生き残りパスに新たに付加されるビットは「０」，
Ｓ₂およびＳ₃の生き残りパス新たに付加されるビット
は「１」である。

【００４９】そして、第２のパスメモリ１５から出力さ
れる２^ν個のビットは、出力信号生成回路１３に供給さ
れる。このとき、選択されたパスがマージしている場合
には、これらのビットはすべてのパスで同一となるが、
マージしていないときには適当な判別法によって出力ビ
ットを決める。その後、この出力ビットは出力端子１４
から出力されるのである。

【００５０】つまり、従来のビタビ復号器では、生き残
りパスを更新する際に新たに付加されるビットは、前ス
テージがとり得る二つのステートのうち、どちらから遷
移したものかを示すビットであった。そして、このビッ
トは、符号化器で符号化される情報の一つを表すもので
あり、符号化器のステートが遷移する際にシフトレジス
タから捨てられるビットに対応している。すなわち、ス
テートが遷移する際に指定され得る最も古いビットを示
している。このため、復号情報は（打切り長＋拘束長−
１）だけ遅延されていた。これは図２に示す生き残りパ
スの状態図からも理解されるように、復号器の遅延時間
は、復号時刻ｔ₀からｔ₂までの時間、即ち（打切り長
＋拘束長−１）となっている。

【００５１】これに対して、本実施例のビタビ復号器で
は、生き残りパスを更新する際に付加されるビットとし
て、遷移先のステートを表現するビットのうち符号化器
において最も新しい情報を示す位置にあるビットを用い
ている。したがって、図２に示すように、復号器の遅延
時間が復号時刻ｔ₀からｔ₁までの時間、即ち、打切り
長となっている。このため、復号遅延時間を打切り長と
等しくすることができ、従来と比較して、復号遅延時間
が（拘束長−１）だけ小さくなる。また、このとき打切
り長は変更されないので、従来のビタビ復号器に比べて
誤り率が劣化するということはない。

【００５２】図３は本発明の第２実施例を示す構成図で
あり、本発明が適用されたビタビ復号器を示している。

【００５３】同図に示すように、入力端子２１から軟判
定または硬判定された受信信号１１１が入力される。こ
れらの受信信号は、ブランチメトリック計算回路２２に
供給され、トレリス上の各ブランチのブランチメトリッ
ク１１２が計算される。これらのブランチメトリック１
１２はＡＣＳ回路２３に供給される。ＡＣＳ回路２３
は、ブランチメトリックの累積で計算されるパスメトリ
ックから、各ステートに遷移し得る中で最尤のパスを選
択する。すなわち、前ステージでのパスメトリックにブ
ランチメトリックを加えることにより、そのステートに
遷移可能な全てのパスのパスメトリックを計算・比較
し、最大尤度のパスメトリックを選択する。ここで、前
ステージでのパスメトリック１１３は、パスおよびメト
リックメモリ２４から読み出され、更新されたパスメト
リック１１４が再度パスおよびメトリックメモリ２４に
書き込まれる。

【００５４】一方、パスメトリックの読み出しと同時に
同じアドレスに書き込まれている生き残りパス（前ステ
ージでの生き残りパス）１１５が、パスおよびメトリッ
クメモリ２４から読み出される。読み出された生き残り
パスは、ＡＣＳ回路２３で前述のパスメトリックの比較
結果に基づいて最尤なパスが選択され、パスの中の最も
古い１ビット１１７が出力信号生成回路２５に渡され
る。残りのビットと新たに付加される１ビットとからな
る更新された生き残りパス１１６は、再度パスおよびメ
トリックメモリ２４に書き込まれる。更新された生き残
りパスがパスおよびメトリックメモリ２４に書き込まれ
るタイミングは、更新されたパスメトリックが書き込ま
れるタイミングに等しい。

【００５５】ＡＣＳ回路２３から出力される２^m個の生
き残りパスの最古ビットは、出力信号生成回路２５に入
力される。パスがマージしている場合にはこれらのビッ
トはすべて等しい値となるが、異なる場合には適当な判
定法によって出力ビット１１８を決める。ここで生成さ
れた出力信号は出力端子２６から出力される。

【００５６】ここで、パスおよびメトリックメモリ２４
は、アドレス制御回路２７から出力されるアドレス信号
１１９で制御される一つのＲＡＭであり、符号のメモリ
長をｍ、パスメモリの打ち切り長をＬ（通常、拘束長の
４〜５倍）、パスメトリックを表現するビット数をＮと
すると、２^mワードＰ（Ｌ＋Ｎ）ビットの容量を要す
る。例えばメモリ長６（拘束長７）の符号であれば６４
ワード×（２８＋８）ビット＝２，３０４ビット程度の
大きさのメモリを要するが、これ一つのＬＳＩ内部ＲＡ
Ｍで構成する場合には１２，９４８ゲートで構成でき
る。従来のようにパスメモリとメトリックメモリを別に
構成する場合（１３，６３４ゲート）に比べて、回路規
模を低減することができる。

【００５７】図４は、パスおよびメトリックメモリ２４
の一構成法を示した図である。アドレス制御回路２７か
ら出力されるアドレス信号１１９は、ｍビットで表現さ
れ、アドレスデコーダ２８に供給される。メモリセルア
レイ３０は２^mワードのデータを保持する。ここで、１
ワードのビット数は（Ｌ＋Ｎ）である。インプットバッ
ファ２９は、ＡＣＳ回路２３で更新されたパスメトリッ
クと生き残りパスを同時に受入する。アウトプットバッ
ファ３１はメモリセルアレイ３０から読み出されたパス
メトリックと生き残りパスを同時にＡＣＳ回路２３に出
力する。

【００５８】さらに詳細に、本実施例の動作を図５のタ
イムチャートを用いて説明する。図１６で示したトレリ
ス線図で示される畳み込み符号を用いている場合には、
各復号ステージは８個の単位時間に分けられ、それぞれ
において以下のような処理がパスよびメトリックメモリ
２４に対して行われる。

【００５９】（１）前ステージのｓ０へ遷移する生き残
りパスとそのパスメトリックを読みだす（２）前ステージのｓ１へ遷移する生き残りパスとその
パスメトリックを読みだす（３）現ステージのｓ０へ遷移する生き残りパスとその
パスメトリックを書き込む（４）現ステージのｓ２へ遷移する生き残りパスとその
パスメトリックを書き込む（５）前ステージのｓ２へ遷移する生き残りパスとその
パスメトリックを読みだす（６）前ステージのｓ３へ遷移する生き残りパスとその
パスメトリックを読みだす（７）現ステージのｓ１へ遷移する生き残りパスとその
パスメトリックを書き込む（８）現ステージのｓ３へ遷移する生き残りパスとその
パスメトリックを書き込むここで、アドレス制御回路２７は（１）前ステージのｓ０のアドレス（２）前ステージのｓ１のアドレス（３）現ステージのｓ０のアドレス（４）現ステージのｓ２のアドレス（５）前ステージのｓ２のアドレス（６）前ステージのｓ３のアドレス（７）現ステージのｓ１のアドレス（８）現ステージのｓ３のアドレスをアドレス信号として出力する。ただし、現ステージの
ｓ０のアドレスは前ステージのｓ０のアドレスと同じ、
現ステージのｓ２のアドレスは前ステージのｓ１のアド
レスと同じ、現ステージのｓ１のアドレスは前ステージ
のｓ２のアドレスと同じ、現ステージのｓ３のアドレス
は前ステージのｓ３のアドレスと同じ、となるように、
アドレス信号を生成する。一般に、各ステージの復号処
理は２×２^m個の単位動作に分けることができる。この
場合には、ビタビ復号器の内部の動作周波数は情報伝送
速度の２×２^m倍となり、ＡＣＳ回路２３を時分割多重
使用することができるため、ＡＣＳ回路２３の回路規模
削減も可能になる。

【００６０】図６は本発明の第３実施例を示す構成図で
あり、本発明が適用された畳み込み符号の復号器を含む
通信システムを示している。同図において、送信側では
入力端子６０から情報ビット系列が入力され、メモリ長
ｍの畳み込み符号化器６１に供給される。ここで、畳み
込み符号化器６１の最初の状態はわかっていないものと
する（例えば、符号化器６１にはあらかじめｍビットの
情報が入力されているものとする）。符号化器６１の出
力ビット系列は、変調器６２により変調され通信路を介
して伝送される。そして、復調器６３で復調された受信
信号はメモリ６４に供給され記憶される。メモリ６４
は、まず受信信号の一部または全部を初期状態推定回路
６５に供給する。初期状態推定回路６５では、符号化器
でとりうる２^m個の状態の各々に対して、その状態が符
号化器の初期状態である確率（確からしさ）を計算す
る。初期状態推定回路６５で計算された確からしさは、
トレリスのパスメトリックの初期値としてビタビ復号器
６６に供給される。さらにビタビ復号器６６には、メモ
リ６４から受信信号が符号化器の出力順に供給され、伝
送された情報ビット系列が推定される。推定された情報
ビット系列は出力端子６７から出力される。

【００６１】次に、初期状態推定回路６５の具体的な構
成例について説明する。なお、畳み込み符号化器のメモ
リ長はｍとし、Ｋビットの情報のうち最初のｍビットを
あらかじめ畳み込み符号化器６１に入力した状態で符号
化を始め、残りのＫ−ビットと最初のｍビットを順次畳
み込み符号化器６１に入力して符号化を行うものとす
る。また、符号化器出力をＮビットとし、これに対応す
るＮ個の受信信号をＲ₀，Ｒ₁，Ｒ₂，…，Ｒ_N-1とす
る。この符号化の場合には、初期状態推定回路６５は通
常のビタビ復号器のブランチメトリック計算回路とＡＣ
Ｓ回路（パスメトリック更新回路）とから構成すること
ができる。すなわち、生き残りパスの更新回路やパスメ
モリを必要としない以外は、通常のビタビ復号器と同様
の構成となる。初期状態推定回路６５に入力される受信
信号は、Ｎ個の受信信号のうち、途中から最後までのＲ
_N-i，Ｒ_N-i+1，Ｒ_N-i+2，…，Ｒ_N-1とすればよい。
ｉはＮ以下の正整数であり、ｉが大きいほど初期状態を
正しく推定する確率が高くなり、復号情報の信頼性は高
くなる。また、ｉ個の受信信号が初期状態推定回路６５
に入力された時点での、各状態の生き残りパスのパスメ
トリックは、それぞれ、各状態が初期状態である確から
しさを表している。このため、これらの値をそのままビ
タビ復号器６６に入力し、ビタビ復号器６６におけるパ
スメトリックの初期値とすればよい。

【００６２】このように構成された第３実施例において
は、初期状態の推定が高い確率で行なえるようになるの
で復号情報の誤り率を低減することができる。

【００６３】また、図６の初期状態推定回路６５は次の
ように構成することもできる。いま、受信信号を符号化
器の出力順にＲ₁，Ｒ₂，…，Ｒ_Nとする。メモリ６４
は、ｉ個の受信信号Ｒ_i，Ｒ_i-1，…，Ｒ₂，Ｒ₁（ｉ
は任意の正整数）をこの順に初期状態推定回路６５に供
給する。初期状態推定回路６５は、第ｉステージから第
０ステージへ向かって、通常とは逆向きにトレリスをた
どりながら、各ステートの生き残りパスのパスメトリッ
クを計算していく。このとき、ブランチメトリックは通
常のビタビ復号と同様に計算され、また各ステートの生
き残りパスは、トレリスを通常と逆向きに見て一つのス
テートにマージする複数のパスのうち最も尤度の高いパ
スが選ばれるように選択される。ここで、最初の第ｉス
テージでは、すべてのステートのパスメトリックを等し
くしておく方がよい。初期状態推定回路６５は、以上の
処理を終了したときの第０ステージにおける各ステート
の生き残りパスのパスメトリックを出力する。この値
は、各々、そのステートが符号化器の初期状態である確
率（確からしさ）を表している。

【００６４】図７は本発明の第４実施例を示す構成図で
あり、本発明が適用された畳み込み符号の復号器を含む
通信システムを示している。同図において、送信側で
は、入力端子４１からＫビットを１ブロックとする情報
がシリアルに入力される。信号１２１は、Ｋビットの情
報Ｉ₀，Ｉ₁，…，Ｉ_k-1である。スイッチ４２は最
初、入力端子４１側に接続されており、遅延回路４３に
はＫビットの情報のうちの最初のｍビットのみが供給さ
れＫビット分だけ遅延される。信号１２２は、Ｋビット
分遅延されたｍビットの情報Ｉ₀，Ｉ₁，…，Ｉ_m-1で
あり、信号１２２が出力されるときにスイッチ４２が遅
延回路側に接続される。この結果、信号１２３は（Ｋ＋
ｍ）ビットの情報Ｉ₀，Ｉ₁，…，Ｉ_k-1，Ｉ₀，
Ｉ₁，…，Ｉ_m-1となる。信号１２３は畳み込み符号化
器４４に入力され、最初のｍビットは単に符号化器内の
シフトレジスタに入力される。（ｍ＋１）ビット目以降
のＫビットの信号が入力されるたびに、符号化器４４か
ら出力される信号１２４が送信信号となる。

【００６５】いま、符号化後のビット数をＮとすると、
信号１２４はＣ₀，Ｃ₁，…，Ｃ_N- ₁である。信号１２
４は、符号化器４４から出力された順に、変調器４５に
供給され、通信路を介して伝送される。受信側では、復
調器４６で復調された受信信号１２５が一旦メモリ４７
に記憶される。このとき、受信信号をＲ₀，Ｒ₁，…，
Ｒ_N-1とする。メモリ４７は受信信号を記憶すると共
に、（ｉ＋Ｎ＋ｊ）個の信号１２６Ｒ_N-i，Ｒ_N-i+1，
…，Ｒ_N-1，Ｒ₀，Ｒ₁，…，Ｒ_N-1，Ｒ₀，Ｒ₁，
…，Ｒ_j-1（ｉ，ｊは任意の正整数）をこの順番で出力
する。ここで、ｉは最初の状態を推定するのに必要な復
号ステージ数であり、ｊはビタビ復号器のパスメモリの
打ち切り長である。

【００６６】そして、信号１２６はビタビ復号器４８に
供給され、ビタビ復号器４８では、まず最初のｉビット
の復号でトレリスの終端状態の推定を行う。すなわち、
ｉステージ分の復号を行なった結果が各状態が終端状態
である確からしさがパスメトリックの形で、ビタビ復号
器４８に与えられる。このパスメトリックをそのまま用
いて、トレリス全体の復号を行うことにより、初期状態
が不確定であることによる誤り率の劣化を防ぐことがで
きる。また、トレリス全体の復号後に続けて、トレリス
の最初から打ち切り長分だけ復号を行うことにより、最
後の状態まで最尤復号を行うことが可能になる。この結
果、従来の復号より復号情報の誤り率を低くすることが
できる。

【００６７】図８は、本発明の第５実施例に係る畳み込
み符号の復号器を示した図である。同図において、送信
側では、入力端子５０からＫビットを１ブロックとする
情報がシリアルに入力される。スイッチ５１は最初、入
力端子５０側に接続されており、遅延回路５２にはＫビ
ットの情報のうちの最初のｍビットのみが供給されＫビ
ット分だけ遅延される。遅延された信号が出力されると
きにスイッチ５１が遅延回路側に接続される。そして、
（Ｋ＋ｍ）ビットの信号は畳み込み符号化器５３に入力
される。最初のｍビットは単に符号化器内のシフトレジ
スタに入力され、（ｍ＋１）ビット目以降のＫビットの
信号が入力されるたびに、符号化器５３から符号化デー
タが出力される。

【００６８】いま、符号化後のビット数をＮとし、符号
化器の出力信号をＣ₀，Ｃ₁，…，Ｃ_N-1とする。この
信号はインターリーバ５４に入力され、インターリーブ
された信号が変調器５５に供給され、通信路を介して伝
送される。受信側では、復調器５６で復調された受信信
号がデインターリーバ５７に記憶される。このとき、符
号化データのＣ₀，Ｃ₁，…，Ｃ_N-1に対応する受信信
号をＲ₀，Ｒ₁，…，Ｒ_N-1とする。デインターリーバ
５７は受信信号を記憶すると共に、（ｉ＋Ｎ＋ｊ）個の
信号Ｒ_N-i，Ｒ_N-i+1，…，Ｒ_N-1，Ｒ₀，Ｒ₁，…，
Ｒ_N-1，Ｒ₀，Ｒ₁，…，Ｒ_j-1（ｉ，ｊは任意の正整
数）をこの順番で出力するデインターリーバ５７から出
力された信号はビタビ復号器５８に供給される。ビタビ
復号器５８では、まず最初のｉビットの復号でトレリス
の終端状態を推定し、続いてトレリス全体の復号を行う
ことにより、初期状態が不確定であることにより誤り率
の劣化を防ぐことができる。

【００６９】また、トレリス全体の復号後に続けて、ト
レリスの最初から打ち切り長分だけ復号を行うことによ
り、最後の状態まで最尤復号を行うことが可能になる。
この結果、従来の復号より復号情報の誤り率を低くする
ことができる。この実施例においてデインターリーバ５
７は、従来の回路とほぼ同一の回路で構成されるため、
本発明を適用したことによる回路規模の増加はほとんど
ない。

【００７０】また、ｉ，ｊが大きいほど誤り率特性は改
善されるが、復号に要する演算量や遅延時間が大きくな
るため、適用する畳み込み符号によって適当な値に設定
する必要がある。ｉは最初の状態を推定するのに必要な
復号ステージ数である。図９に、メモリ長６（拘束長
７），符号化率１／２の符号において、ｉを０，２０，
４０とした場合のＥ_b／Ｎ₀対復号誤り率の関係を示
す。ｉ＝０は従来の復号器の特性を示している。この図
から、この符号ではｉ＝２０程度で十分であることがわ
かる。また、ｊはビタビ復号器のパスメモリの打ち切り
長である。これは、符号化率１／２の符号であれば拘束
長の４〜５倍程度の大きさとすればよい。また、ｉやｊ
はＫ以上であっても構わない。

【００７１】なお、本実施例では請求項５，６に示した
ｈの値（ｈは０又は自然数）を０とした場合の例につい
て示したが、ｈを０以外とし（即ち、自然数）トレリス
の途中の状態を終端状態とみなして同様の復号を行なう
ことも可能である。

【００７２】図１０は本発明の第６実施例に係る畳み込
み符号の復号器を示す構成図である。この例は前述した
第３〜第５実施例と同様に初期状態が不確定な符号化器
により畳み込み符号化されたデータの復号器であり、図
７に示した例のメモリ４７とビタビ復号器４８の代わり
に取付けるものである。即ち、図１０の端子８１は図７
の復調器４６の出力側と接続され、図１０の端子８４は
図７の端子４９と接続されて構成される。

【００７３】図１０において、端子８１から入力された
受信信号はＭ個のビタビ復号器８２ａ〜８２ｎに供給さ
れる。ここで、Ｍは符号化器において存在し得る状態の
数であり、メモリ長ｍの畳み込み符号の場合はＭ＝２^m
となる。また、符号化器において存在し得る状態を
Ｓ₀，Ｓ₁，Ｓ₂，…，Ｓ_M-1とすると、Ｍ個のビタビ
復号器８２ａ〜８２ｎのトレリスの初期状態はそれぞ
れ、Ｓ₀，Ｓ₁，Ｓ₂，…，Ｓ_M-1とされる。即ち、各
ビタビ復号器８２ａ〜８２ｎにおいてトレリスの各初期
状態について同時並行的にビタビ復号を行なうのであ
る。

【００７４】その後、各ビタビ復号器８２ａ〜８２ｎは
復号情報とその尤度（確からしさ）を出力決定回路８３
に出力する。そして、出力決定回路８３では、各ビタビ
復号器８２ａ〜８２ｎにおける復号結果から最も尤度の
高い復号情報を選択し、これを出力端子８４から出力す
る。

【００７５】このような構成によれば、トレリスの初期
状態が不明な場合でも短時間で誤り率の低い符号情報を
得ることができる。また、この実施例で送信情報が予め
誤り検出符号化されている場合には、出力決定回路８３
において各ビタビ復号器８２ａ〜８２ｎの復号情報を誤
り検出復号することにより、出力情報を決定することが
できる。そして、この場合には各ビタビ復号器８２ａ〜
８２ｎは出力決定回路８３に復号情報の尤度を出力する
必要はない。

【００７６】図１１は第６実施例の変形例を示す構成図
である。同図において、入力端子８５から復調された受
信信号が入力され、記憶回路８６に記憶される。この受
信信号はビタビ復号器８８に渡されビタビ復号される。
ここで、ビタビ復号器８８のトレリスの初期状態は制御
回路８７から与えられる。ビタビ復号器８８では、トレ
リスの初期状態を変えて複数回のビタビ復号を行う。す
なわち、まず状態Ｓ₀をトレリスの初期状態としてビタ
ビ復号を行い、ついでＳ₁，Ｓ₂，…，Ｓ_M-1と順次初
期状態を変えてビタビ復号を行う。それぞれの初期状態
で復号される度に、記憶回路８６から受信信号がビタビ
復号器８８に入力され、復号情報とその尤度が出力決定
回路８９に出力される。出力決定回路８９では最も尤度
の高い復号情報を選択し、出力端子９０から出力する。

【００７７】即ち、図１０の実施例が複数のビタビ復号
器で同時並行的に各初期状態毎のビタビ復号を行なった
のに対し、この例では一つのビタビ復号器８８を用いて
各初期状態毎のビタビ復号を時系列的に行なうものであ
る。従って、図１０に示した実施例と同様の効果が得ら
れる。

【００７８】なお、図１１の実施例においても送信情報
があらかじめ誤り検出符号化されている場合には、同様
に処理することができる。すなわち、出力決定回路８９
は、ビタビ復号器８８の復号情報を誤り検出複合するこ
とにより、出力情報にするか否かを決定する。このと
き、ビタビ復号器８８は復号情報の尤度を出力決定回路
８９に出力する必要はない。また、ビタビ復号器８８
は、Ｍ個の初期状態のすべてに対してビタビ復号を行う
必要はなく、出力決定回路８９において出力情報が決定
した段階（誤り検出復号して誤りが検出されなかったと
き）で、処理を中止することができる。これにより計算
量を低減することができる。

【００７９】さらに、図７の実施例の場合と同様に、符
号化器の初期状態が不確定でありこれが終端状態と等し
い場合にも、図１０と図１１の復号器を適用することが
できる。図１０の場合には、Ｍ個のビタビ復号器８２ａ
〜８２ｎの各々は、トレリスの初期状態と終端状態とを
等しい状態にする必要がある。また、図１１において
は、制御回路８７でビタビ復号器８８の初期状態を設定
するとともに、初期状態と同じ状態に終端させるように
する必要がある。

【００８０】

【発明の効果】以上説明したように、本願第１の発明で
は、生き残りパスを更新する際に付加されるビットとし
て、ステートが遷移する際に指定され得る最も古いビッ
トを用いず、新しい方のビットを用いている。従って、
復号遅延時間を従来よりも短くすることができる。

【００８１】特に、遷移先のステートを表現するビット
のうち符号化器において最も新しい情報を示す位置にあ
るビットを用いた場合には、復号遅延時間を打切り長と
等しくすることができる。このとき、打切り長を短くし
ているわけではないので、従来と比較して誤り率が劣化
することはない。従って、誤り率を劣化させることな
く、復号遅延時間を短くすることができるようになる。

【００８２】また、本願第２，第３の発明では、パスメ
トリックと生き残りパスの更新を同じタイミングで行う
ことにより、従来は別々に設けていたメトリックメモリ
とパスメモリを、共通のアドレスデコーダを有する一つ
のＲＡＭで構成することが可能になる。その結果、回路
規模を小さくすることが可能になる。

【００８３】また、本願第４，第５，第６，第７の発明
では、復号時に不確定なトレリスの終端状態を推定する
ことができるため、従来の復号器を用いた場合より復号
情報の誤り率を低くすることができる。

【００８４】更に、本願第８，第９の発明では、すべて
の初期状態についてのビタビ復号を行ない、この復号結
果から最尤のものを選択しているので、低い誤り率で復
号情報を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るビタビ復号器の構成
を示すブロック図である。

【図２】生き残りパスの状態を示す説明図である。

【図３】本発明の第２実施例に係るビタビ復号器の構成
を示すブロック図である。

【図４】第２実施例のビタビ復号器において用いるパス
およびメトリックメモリの構成例を示す図である。

【図５】第２実施例におけるビタビ復号器の動作を示す
タイミングチャートである。

【図６】本発明の第３実施例に係る畳み込み符号の復号
器の構成を示すブロック図である。

【図７】本発明の第４実施例に係る畳み込み符号の復号
器の構成を示すブロック図である。

【図８】本発明の第５実施例に係る畳み込み符号の復号
器の構成を示すブロック図である。

【図９】従来における復号器と、第４、第５実施例にお
ける復号器との誤り率特性を比較する特性図である。

【図１０】本発明の第６実施例に係る畳み込み符号の復
号器の構成を示すブロック図である。

【図１１】第６実施例の変形例を示す構成図である。

【図１２】最初と最後の状態をＳ₀に終端させる場合の
トレリス線図である。

【図１３】情報の最初の２ビットが１，０の場合のトレ
リス線図である。

【図１４】符号化器の構成を示すブロック図である。

【図１５】符号化器のステート遷移とそのときの入出力
を示す図である。

【図１６】符号化器のトレリス線図である。

【図１７】従来のビタビ復号器の構成を示すブロック図
である。

【符号の説明】

９ブランチメトリック計算回路１０ＡＣＳ回路１１パスメトリックメモリ１３出力信号生成回路１５第２のパスメモリ２２ブランチメトリック計算回路２３ＡＣＳ回路２４パスおよびメトリックメモリ２５出力信号生成回路２７アドレス制御回路４３遅延回路４４畳み込み符号化器４７メモリ４８ビタビ復号器５４インターリーバ５７デインターリーバ６５初期状態推定回路８２ビタビ復号器８３出力決定回路８６記憶回路８７制御回路８８ビタビ復号器８９出力決定回路

Claims

【特許請求の範囲】

【請求項１】複数回前までのデータを格納する複数個
のシフトレジスタを具備するとともに各シフトレジスタ
の格納データに基づいて符号化を行なう符号化器からの
符号化データを取込み、該符号化データにおいて生じる
複数のステートへ遷移し得る各パスメトリックと、前回
の生き残りパスとに基づいて今回の生き残りパスを選択
し、復号を行なうビタビ復号器において、前記各シフトレジスタに新たに入力されるデータのう
ち、少なくとも一つを用いて前記今回の生き残りパスを
選択することを特徴とするビタビ復号器。
【請求項２】受信信号を入力する入力端子と、入力さ
れた受信信号からブランチメトリックを計算するブラン
チメトリック計算回路と、該ブランチメトリックと前復
号ステージでの各ステートの生き残りパスとそのパスメ
トリックとを受入し、更新された生き残りパスとパスメ
トリックとを出力するＡＣＳ回路と、各ステートの生き
残りパスとそのパスメトリックとを記憶するパスおよび
メトリックメモリと、該パスおよびメトリックメモリに
アドレス信号を供給するアドレス制御回路とを有するビ
タビ復号器であって、符号のメモリ長をｍ、生き残りパスの打ち切り長をＬ、
パスメトリックを表現するビット数をＮとした際に、前
記パスおよびメトリックメモリは、２^mワード×（Ｌ＋
Ｎ）ビットの一つのＲＡＭで構成され、各ワードに各ス
テートの生き残りパスとそのパスメトリックとを同時に
記憶することを特徴とするビタビ復号器。
【請求項３】１ステージの復号処理が２×２^m個の単
位処理からなり、それぞれの単位処理では、前復号ステ
ージでの所定のステートの生き残りパスとそのパスメト
リックとをパスおよびメトリックメモリから読み出す処
理、または更新された生き残りパスとパスメトリックと
を前記パスおよびメトリックメモリに書き込む処理を行
うことを特徴とするビタビ復号器。
【請求項４】メモリ長ｍの畳み込み符号化器により符
号化され、伝送路を介して伝送された情報ビット系列を
受信し復号する畳み込み符号の復号器において、受信信号を記憶するメモリと、前記受信信号の一部又は
全部を入力とし、２^m個の状態の各々に対して各状態が
符号化器の初期状態である確からしさを計算する初期状
態推定手段と、前記初期状態推定手段にて得られた確か
らしさを示すデータと前記メモリの記憶内容とに基づい
て、伝送された情報ビット系列を推定するビタビ復号器
と、を有することを特徴とする畳み込み符号の復号器。
【請求項５】情報をＫビット毎にブロック化し、各ブ
ロックのＫビットの情報のうち最初のｍビットをあらか
じめ畳み込み符号化器に入力した状態で符号化を始め、
残りのＫ−ｍビットと最初のｍビットを順次畳み込み符
号化器に入力して符号化を行い、符号化器の出力のＮビ
ットを送信する通信システムにおいて、受信信号を前記符号化器の出力順にＲ₀，Ｒ₁，…，Ｒ
_N-1として該受信信号を記憶し、（ｉ＋Ｎ）個の受信信
号Ｒ_N-i+h(modN)，Ｒ_{N-i+h+1(modN)}，…，Ｒ
_N-1+h(modN)，Ｒ_h(modN)，Ｒ_h+1(modN)，…，Ｒ
_N-1+h(modN)（ｉは任意の正整数，ｈは０又は自然数）
をこの順番で出力するメモリと、上記メモリから出力された（ｉ＋Ｎ）個の受信信号を受
入しビタビ復号を行うビタビ復号器とを有することを特
徴とする畳み込み符号の復号器。
【請求項６】情報をＫビット毎にブロック化し、各ブ
ロックのＫビットの情報のうち最初のｍビットをあらか
じめ畳み込み符号化器に入力した状態で符号化を始め、
残りのＫ−ｍビットと最初のｍビットを順次畳み込み符
号化器に入力して符号化を行い、符号化器の出力のＮビ
ットを送信する通信システムにおいて、受信信号を前記符号化器の出力順にＲ₀，Ｒ₁，…，Ｒ
_N-1として該受信信号を記憶し、（ｉ＋Ｎ＋ｊ）個の受
信信号Ｒ_N-i+h(modN)，Ｒ_{N-i+h+1(modN)}，…，Ｒ
_N-1+h(modN)，Ｒ_h(modN)，Ｒ_h+1(modN)，…，Ｒ
_N-1+h(modN)，Ｒ_h(modN ₎，Ｒ_h+1(modN)，…，Ｒ
_h+j-1(modN)（ｉ，ｊは任意の正整数，ｈは０又は自然
数）をこの順番で出力するメモリと、上記メモリから出力された（ｉ＋Ｎ＋ｊ）個の受信信号
を受入しビタビ復号を行うビタビ復号器とを有すること
を特徴とする畳み込み符号の復号器。
【請求項７】情報をＫビット毎にブロック化し、各ブ
ロックのＫビットの情報のうち最初のｍビットをあらか
じめ畳み込み符号化器に入力した状態で符号化を始め、
残りのＫ−ｍビットと最初のｍビットを順次畳み込み符
号化器に入力して符号化を行い、符号化器の出力のＮビ
ットをインターリーブして送信する通信システムにおい
て、受信信号を前記符号化器の出力順にＲ₀，Ｒ₁，…，Ｒ
_N-1として該受信信号を記憶し、符号化器の出力順に並
べ直して、（ｉ＋Ｎ）個の受信信号Ｒ_N-i+h(mo _dN)，Ｒ
_{N-i+h+1(modN)}，…，Ｒ_N-1+h(modN)，Ｒ_h(modN)，Ｒ
_h+1(modN)，…，Ｒ_N-1+h(modN)（ｉは任意の正整数）
をこの順番で出力するデインターリーバと、上記デインターリーバから出力された（ｉ＋Ｎ）個の受
信信号を受入しビタビ復号を行うビタビ復号器とを有す
ることを特徴とする畳み込み符号の復号器。
【請求項８】Ｓ₀，Ｓ₁，Ｓ₂，…，Ｓ_M-1のＭ個の
状態を有する畳み込み符号化器によって符号化され、伝
送路を介して伝送された情報ビット系列を受信し復号す
る畳み込み符号の復号器において、前記各状態Ｓ₀，Ｓ₁，Ｓ₂，…，Ｓ_M-1ごとに設けら
れたＭ個のビタビ復号器と、前記Ｍ個のビタビ復号器の出力から一つを選択する出力
決定回路と、を有することを特徴とする畳み込み符号の復号器。
【請求項９】畳み込み符号化器によって符号化され、
伝送路を介して伝送された情報ビット系列を受信し復号
する畳み込み符号の復号器において、受信信号を記憶する記憶手段と、トレリスの初期状態を
制御する信号を出力する制御回路と、前記受信信号を入
力とし前記制御回路からの信号に応じてトレリスの初期
状態を変えて復号を行なうビタビ復号器と、該ビタビ復
号器における各初期状態毎の復号結果から出力信号を決
定する出力決定回路と、を有することを特徴とする畳み
込み符号の復号器。