JPH09232972A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH09232972A JPH09232972A JP8041352A JP4135296A JPH09232972A JP H09232972 A JPH09232972 A JP H09232972A JP 8041352 A JP8041352 A JP 8041352A JP 4135296 A JP4135296 A JP 4135296A JP H09232972 A JPH09232972 A JP H09232972A
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
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Abstract
(57)【要約】
【課題】 ビタビ復号器のパス選択情報記憶部にＲＡＭ
等のメモリを用いながらビタビ復号の高速化及び低消費
電力化を図る。 【解決手段】 ブランチメトリック演算部１２からのブ
ランチメトリックと前時刻のパスメトリックとに基づい
て、ＡＣＳ演算部１３ａ、１３ｂで、偶数、奇数ステー
トのＡＣＳ演算をそれぞれ時分割処理により行い、パス
選択情報を得て、一時記憶回路２０により８ステート分
のパス選択情報をまとめ、パス選択情報記憶部１５に送
って書き込んでいる。パス選択情報記憶部１５では、上
記８ステート分のＡＣＳ演算処理の間に、パス選択情報
の書き込み以外の時間で過去のパス選択情報の読み出し
を行い、全ステートのＡＣＳ演算を行う間に、パス選択
情報記憶部１５内の全ての過去についての最尤ステート
に対応するパス選択情報を読み出す。
等のメモリを用いながらビタビ復号の高速化及び低消費
電力化を図る。 【解決手段】 ブランチメトリック演算部１２からのブ
ランチメトリックと前時刻のパスメトリックとに基づい
て、ＡＣＳ演算部１３ａ、１３ｂで、偶数、奇数ステー
トのＡＣＳ演算をそれぞれ時分割処理により行い、パス
選択情報を得て、一時記憶回路２０により８ステート分
のパス選択情報をまとめ、パス選択情報記憶部１５に送
って書き込んでいる。パス選択情報記憶部１５では、上
記８ステート分のＡＣＳ演算処理の間に、パス選択情報
の書き込み以外の時間で過去のパス選択情報の読み出し
を行い、全ステートのＡＣＳ演算を行う間に、パス選択
情報記憶部１５内の全ての過去についての最尤ステート
に対応するパス選択情報を読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に用いられるビタビ復号器に関するものである。
尤復号に用いられるビタビ復号器に関するものである。
【０００２】
【従来の技術】ビタビ（Viterbi） 復号器は、畳み込み
符号の最尤復号法に使用されるものであり、既知の複数
個の符号系列のうち、入力符号系列に最も符号距離が近
いパスを最尤パスとして選択し、この選択されたパスに
対応して復号データを得るものである。ビタビ復号は、
通話路に生じるランダム誤りに対する訂正能力が高く、
軟判定復調方式と組み合わせると、特に大きな符号化利
得を得ることができる。例えば、干渉波の影響を受け易
く、電力制限の厳しい衛星通信システムでは、誤り訂正
符号として畳み込み符号が用いられており、その復号に
ビタビ復号器が用いられている。
符号の最尤復号法に使用されるものであり、既知の複数
個の符号系列のうち、入力符号系列に最も符号距離が近
いパスを最尤パスとして選択し、この選択されたパスに
対応して復号データを得るものである。ビタビ復号は、
通話路に生じるランダム誤りに対する訂正能力が高く、
軟判定復調方式と組み合わせると、特に大きな符号化利
得を得ることができる。例えば、干渉波の影響を受け易
く、電力制限の厳しい衛星通信システムでは、誤り訂正
符号として畳み込み符号が用いられており、その復号に
ビタビ復号器が用いられている。
【０００３】このビタビ復号アルゴリズムについて簡単
に説明する。例えば生成多項式が Ｇ0（Ｄ）＝１＋Ｄ2 Ｇ1（Ｄ）＝１＋Ｄ＋Ｄ2 で与えられる符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み
込み符号を考える。このような符号を発生する符号器の
構成例を図６に示す。この図６において、入力データは
２個のフリップフロップ等の遅延素子３０１、３０２に
より順次遅延され、加算器３０３により入力データと遅
延素子３０２からのデータが加算されて出力Ｇ0 として
取り出され、加算器３０４、３０５により入力データと
遅延素子３０１、３０２からのデータとが加算されて出
力Ｇ1 として取り出される。
に説明する。例えば生成多項式が Ｇ0（Ｄ）＝１＋Ｄ2 Ｇ1（Ｄ）＝１＋Ｄ＋Ｄ2 で与えられる符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み
込み符号を考える。このような符号を発生する符号器の
構成例を図６に示す。この図６において、入力データは
２個のフリップフロップ等の遅延素子３０１、３０２に
より順次遅延され、加算器３０３により入力データと遅
延素子３０２からのデータが加算されて出力Ｇ0 として
取り出され、加算器３０４、３０５により入力データと
遅延素子３０１、３０２からのデータとが加算されて出
力Ｇ1 として取り出される。
【０００４】このような符号器における各遅延素子３０
１、３０２からの各出力をそれぞれｂ1,ｂ2 とすると
き、符号器の状態（ｂ2 ｂ1） としては、（００）、
（０１）、（１０）、（１１）の４つの状態が取り得
る。また、入力が与えられたときの遷移し得る状態は常
に２通りとなる。
１、３０２からの各出力をそれぞれｂ1,ｂ2 とすると
き、符号器の状態（ｂ2 ｂ1） としては、（００）、
（０１）、（１０）、（１１）の４つの状態が取り得
る。また、入力が与えられたときの遷移し得る状態は常
に２通りとなる。
【０００５】すなわち、入力が０のとき、現在の状態が
（００）又は（１０）の場合に状態（００）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
０）に遷移する。入力が１のときには、現在の状態が
（００）又は（１０）の場合に状態（０１）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
１）に遷移する。
（００）又は（１０）の場合に状態（００）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
０）に遷移する。入力が１のときには、現在の状態が
（００）又は（１０）の場合に状態（０１）に遷移し、
現在の状態が（０１）又は（１１）の場合に状態（１
１）に遷移する。
【０００６】このような状態遷移をトレリス線図で示す
と図７のようになる。この図７において、実線のブラン
チ（枝）は入力０のときの遷移を示し、破線のブランチ
は入力１のときの遷移を示す。また、各ブランチに沿っ
て記されている数字は、そのブランチの遷移が生じたと
きに出力される上記図６の符号（Ｇ0 Ｇ1） である。
と図７のようになる。この図７において、実線のブラン
チ（枝）は入力０のときの遷移を示し、破線のブランチ
は入力１のときの遷移を示す。また、各ブランチに沿っ
て記されている数字は、そのブランチの遷移が生じたと
きに出力される上記図６の符号（Ｇ0 Ｇ1） である。
【０００７】この図７から明らかなように、各状態への
遷移時には、必ず２つのパスが合流する。ビタビ復号ア
ルゴリズムにおいては、各状態への２つのパスの内、最
尤（最も確からしい）パスを選択し、所定長まで生き残
りパスの選択を行って、各状態で選択したパスの内の最
尤のものを検出することで、受信符号を復号する。
遷移時には、必ず２つのパスが合流する。ビタビ復号ア
ルゴリズムにおいては、各状態への２つのパスの内、最
尤（最も確からしい）パスを選択し、所定長まで生き残
りパスの選択を行って、各状態で選択したパスの内の最
尤のものを検出することで、受信符号を復号する。
【０００８】このようなビタビアルゴリズムに基づいて
畳み込み符号を復号するビタビ復号器は、基本的に送信
系列と各ブランチとの間のメトリックを計算するブラン
チメトリック計算手段と、生き残りパスを選択して生き
残りパスのパスメトリックを計算するＡＣＳ（アダー、
コンパレータ、セレクタ）演算手段と、各ステートでの
パスメトリックの値をそれぞれ記憶するパスメトリック
記憶手段と、選択したパスの出力を記憶するパスメモリ
と、最尤のパスメトリックのアドレスを検出しパスメモ
リの制御を行う最尤判定手段とから構成される。
畳み込み符号を復号するビタビ復号器は、基本的に送信
系列と各ブランチとの間のメトリックを計算するブラン
チメトリック計算手段と、生き残りパスを選択して生き
残りパスのパスメトリックを計算するＡＣＳ（アダー、
コンパレータ、セレクタ）演算手段と、各ステートでの
パスメトリックの値をそれぞれ記憶するパスメトリック
記憶手段と、選択したパスの出力を記憶するパスメモリ
と、最尤のパスメトリックのアドレスを検出しパスメモ
リの制御を行う最尤判定手段とから構成される。
【０００９】ここで、上記ＡＣＳ演算手段においては、
いわゆるパスメトリックトランジションダイアグラムに
従って、各ステートでの生き残りパスが選択され、この
生き残りパスのパスメトリックが計算される。このパス
メトリックトランジションダイアグラムは、上記図７に
示すようなトレリス線図を基にして作られる。
いわゆるパスメトリックトランジションダイアグラムに
従って、各ステートでの生き残りパスが選択され、この
生き残りパスのパスメトリックが計算される。このパス
メトリックトランジションダイアグラムは、上記図７に
示すようなトレリス線図を基にして作られる。
【００１０】上記図７に示すようなトレリス線図で示さ
れる符号が用いられている場合には、図８のＡ、Ｂに示
すようなパスメトリックトランジションダイアグラムと
なる。すなわち、図７に示すトレリス線図の場合、状態
（００）で合流するのは、状態（００）から符号（０
０）を出力して生じるパスと、状態（１０）から符号
（１１）を生じるパスとの２通りである。従って、今回
の状態（００）のパスメトリックＳ００(new) は、前時
刻のステートの値（パスメトリック）をＳ００(old),Ｓ
１０(old) 、ブランチメトリックをＢＭ００、ＢＭ１１
のように表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ００ Ｓ００(new)b ＝ Ｓ１０(old) ＋ ＢＭ１１ のいずれかとなる。すなわち、計算途中の２つのパスメ
トリックＳ００(new)a、Ｓ００(new)bの内の小さい方の
パスが選択され、選択されたパスの値（パスメトリッ
ク）が今回の状態（００）のパスメトリックＳ００(ne
w) として出力されると共に、このときのパス選択情報
も出力される。
れる符号が用いられている場合には、図８のＡ、Ｂに示
すようなパスメトリックトランジションダイアグラムと
なる。すなわち、図７に示すトレリス線図の場合、状態
（００）で合流するのは、状態（００）から符号（０
０）を出力して生じるパスと、状態（１０）から符号
（１１）を生じるパスとの２通りである。従って、今回
の状態（００）のパスメトリックＳ００(new) は、前時
刻のステートの値（パスメトリック）をＳ００(old),Ｓ
１０(old) 、ブランチメトリックをＢＭ００、ＢＭ１１
のように表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ００ Ｓ００(new)b ＝ Ｓ１０(old) ＋ ＢＭ１１ のいずれかとなる。すなわち、計算途中の２つのパスメ
トリックＳ００(new)a、Ｓ００(new)bの内の小さい方の
パスが選択され、選択されたパスの値（パスメトリッ
ク）が今回の状態（００）のパスメトリックＳ００(ne
w) として出力されると共に、このときのパス選択情報
も出力される。
【００１１】また、状態（０１）で合流するのは、状態
（００）から符号（１１）を出力して生じるパスと、状
態（１０）から符号（００）を生じるパスとの２通りで
ある。従って、今回のパスメトリックＳ０１(new) は、 Ｓ０１(new)a ＝ Ｓ００(old) ＋ ＢＭ１１ Ｓ０１(new)b ＝ Ｓ１０(old) ＋ ＢＭ００ のいずれかとなる。また、状態（１０）で合流するの
は、状態（０１）から符号（０１）を出力して生じるパ
スと、状態（１１）から符号（１０）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１０(n
ew) は、 Ｓ１０(new)a ＝ Ｓ０１(old) ＋ ＢＭ０１ Ｓ１０(new)b ＝ Ｓ１１(old) ＋ ＢＭ１０ のいずれかとなる。また、状態（１１）で合流するの
は、状態（０１）から符号（１０）を出力して生じるパ
スと、状態（１１）から符号（０１）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１１(n
ew) は、 Ｓ１１(new)a ＝ Ｓ０１(old) ＋ ＢＭ１０ Ｓ１１(new)b ＝ Ｓ１１(old) ＋ ＢＭ０１ のいずれかとなる。このことに基づいて、図８のＡ、Ｂ
に示すようなパスメトリックトランジションダイアグラ
ムを作ることができる。
（００）から符号（１１）を出力して生じるパスと、状
態（１０）から符号（００）を生じるパスとの２通りで
ある。従って、今回のパスメトリックＳ０１(new) は、 Ｓ０１(new)a ＝ Ｓ００(old) ＋ ＢＭ１１ Ｓ０１(new)b ＝ Ｓ１０(old) ＋ ＢＭ００ のいずれかとなる。また、状態（１０）で合流するの
は、状態（０１）から符号（０１）を出力して生じるパ
スと、状態（１１）から符号（１０）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１０(n
ew) は、 Ｓ１０(new)a ＝ Ｓ０１(old) ＋ ＢＭ０１ Ｓ１０(new)b ＝ Ｓ１１(old) ＋ ＢＭ１０ のいずれかとなる。また、状態（１１）で合流するの
は、状態（０１）から符号（１０）を出力して生じるパ
スと、状態（１１）から符号（０１）を生じるパスとの
２通りである。従って、今回のパスメトリックＳ１１(n
ew) は、 Ｓ１１(new)a ＝ Ｓ０１(old) ＋ ＢＭ１０ Ｓ１１(new)b ＝ Ｓ１１(old) ＋ ＢＭ０１ のいずれかとなる。このことに基づいて、図８のＡ、Ｂ
に示すようなパスメトリックトランジションダイアグラ
ムを作ることができる。
【００１２】
【発明が解決しようとする課題】ところで、従来のビタ
ビ復号器において、ＡＣＳ演算を時分割処理で行い、か
つＡＣＳ演算の結果から得られたパス選択情報を記憶す
るパス選択情報メモリにＲＡＭ（Random Access Memor
y）を使用するものが知られている。このようなビタビ
復号器では、ＡＣＳ演算の結果から得られたパス選択情
報を、単純に、ＲＡＭの１アドレス当たりのビット数に
相当する情報が揃う毎にＲＡＭに書き込み、全てのＡＣ
Ｓ演算が終了してパス選択情報がＲＡＭに書き込まれた
後に、最尤判定のために過去のパス選択情報を順次読み
出して、復号結果を推定して作成している。
ビ復号器において、ＡＣＳ演算を時分割処理で行い、か
つＡＣＳ演算の結果から得られたパス選択情報を記憶す
るパス選択情報メモリにＲＡＭ（Random Access Memor
y）を使用するものが知られている。このようなビタビ
復号器では、ＡＣＳ演算の結果から得られたパス選択情
報を、単純に、ＲＡＭの１アドレス当たりのビット数に
相当する情報が揃う毎にＲＡＭに書き込み、全てのＡＣ
Ｓ演算が終了してパス選択情報がＲＡＭに書き込まれた
後に、最尤判定のために過去のパス選択情報を順次読み
出して、復号結果を推定して作成している。
【００１３】この場合、時分割処理によるＡＣＳ演算の
結果得られたパス選択情報を全て書き込んだ後に過去の
パス選択情報の読み出しを行うため、処理時間として書
き込みと読み出しにそれぞれ別の時間が必要となり、例
えばフリップフロップを使用したパス選択情報記憶回路
に比べて処理時間が多く必要であり、ビタビ復号の高速
化が実現できないという欠点がある。また、フリップフ
ロップを使用したパス選択情報記憶回路の場合には、最
尤判定を行うための過去のステートのパス選択情報を読
み出すときに全ステートの内容をアクセスしてしまうた
め、低消費電力化の障害となっている。
結果得られたパス選択情報を全て書き込んだ後に過去の
パス選択情報の読み出しを行うため、処理時間として書
き込みと読み出しにそれぞれ別の時間が必要となり、例
えばフリップフロップを使用したパス選択情報記憶回路
に比べて処理時間が多く必要であり、ビタビ復号の高速
化が実現できないという欠点がある。また、フリップフ
ロップを使用したパス選択情報記憶回路の場合には、最
尤判定を行うための過去のステートのパス選択情報を読
み出すときに全ステートの内容をアクセスしてしまうた
め、低消費電力化の障害となっている。
【００１４】本発明は、上述した実情に鑑みてなされた
ものであり、一般のＲＡＭ等のメモリをパス選択情報メ
モリに用いながら、過去のパス選択情報の書き込み、読
み出し処理の効率を高めることができ、低消費電力化や
ビタビ復号の高速化が可能なビタビ復号器の提供を目的
とするものである。
ものであり、一般のＲＡＭ等のメモリをパス選択情報メ
モリに用いながら、過去のパス選択情報の書き込み、読
み出し処理の効率を高めることができ、低消費電力化や
ビタビ復号の高速化が可能なビタビ復号器の提供を目的
とするものである。
【００１５】
【課題を解決するための手段】本発明は、ビタビ復号の
際のＡＣＳ演算を時分割処理で行い、ＡＣＳ演算手段か
らのパス選択情報を複数のｎステート分毎にまとめてパ
ス選択情報記憶手段に記憶するようにし、ｎステート分
のＡＣＳ演算処理中のパス選択情報記憶手段へのパス選
択情報の書き込み時以外の時間に最尤判定のための過去
のパス選択情報を読み出すことにより、上述の課題を解
決する。
際のＡＣＳ演算を時分割処理で行い、ＡＣＳ演算手段か
らのパス選択情報を複数のｎステート分毎にまとめてパ
ス選択情報記憶手段に記憶するようにし、ｎステート分
のＡＣＳ演算処理中のパス選択情報記憶手段へのパス選
択情報の書き込み時以外の時間に最尤判定のための過去
のパス選択情報を読み出すことにより、上述の課題を解
決する。
【００１６】ここで、上記ＡＣＳ演算されて得られたパ
ス選択情報を一時記憶手段に一時記憶することにより上
記ｎステート分をまとめて上記パス選択情報記憶手段に
送ることが好ましい。
ス選択情報を一時記憶手段に一時記憶することにより上
記ｎステート分をまとめて上記パス選択情報記憶手段に
送ることが好ましい。
【００１７】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００１８】図１は、本発明の実施の形態が適用される
ビタビ復号器の概略構成を示すブロック図である。
ビタビ復号器の概略構成を示すブロック図である。
【００１９】一般にビタビ復号器は、ビタビアルゴリズ
ムを利用して、各状態での２つのパスの内の最尤（最も
確からしい）パスを選択し、所定長まで生き残りパスの
選択を行い、各状態で選択したパスの内の最尤のものを
検出することで、受信符号を復号するものである。
ムを利用して、各状態での２つのパスの内の最尤（最も
確からしい）パスを選択し、所定長まで生き残りパスの
選択を行い、各状態で選択したパスの内の最尤のものを
検出することで、受信符号を復号するものである。
【００２０】このようなビタビアルゴリズムに基づいて
畳み込み符号を計算するビタビ復号器は、基本的には図
１に示すように、端子１１からの受信データの系列（受
信系列）と前述した各ブランチとの間のメトリックを計
算するブランチメトリック演算部１２と、生き残りパス
を選択して生き残りパスのパスメトリックを計算するＡ
ＣＳ（アダー、コンパレータ、セパレータ）演算部１３
と、各ステート（状態）でのパスメトリックの値をそれ
ぞれ記憶するパスメトリック記憶部１４と、選択したパ
スの選択情報であるパスの出力を記憶するパス選択情報
記憶部１５と、各時刻で最尤のパスメトリック値であっ
たステートを検出する最尤検出部１６と、このステート
情報及びパス選択情報記憶部１５から読み出した過去の
パス選択情報を使用してデータ推定を行い復号データを
端子１８より出力するデータ推定部１７とを有して構成
されている。
畳み込み符号を計算するビタビ復号器は、基本的には図
１に示すように、端子１１からの受信データの系列（受
信系列）と前述した各ブランチとの間のメトリックを計
算するブランチメトリック演算部１２と、生き残りパス
を選択して生き残りパスのパスメトリックを計算するＡ
ＣＳ（アダー、コンパレータ、セパレータ）演算部１３
と、各ステート（状態）でのパスメトリックの値をそれ
ぞれ記憶するパスメトリック記憶部１４と、選択したパ
スの選択情報であるパスの出力を記憶するパス選択情報
記憶部１５と、各時刻で最尤のパスメトリック値であっ
たステートを検出する最尤検出部１６と、このステート
情報及びパス選択情報記憶部１５から読み出した過去の
パス選択情報を使用してデータ推定を行い復号データを
端子１８より出力するデータ推定部１７とを有して構成
されている。
【００２１】ここで、畳み込み符号／ビタビ復号の具体
例として、拘束長Ｋ＝９、符号化率Ｒ＝１／２の場合に
ついて説明する。拘束長Ｋ＝９の場合のステート（状
態）数は、２K-1 となり、Ｋ＝９のとき２8 ＝２５６ス
テートとなる。これらの２５６ステートを、２桁の１６
進数を用いて００〜ＦＦと表し、ステートｘｘの値であ
るパスメトリックをＳｘｘのように表す。また、新たな
ステートのパスメトリックをＳｘｘ(new) 、その前時刻
のステートのパスメトリックをＳｘｘ(old) と表す。
例として、拘束長Ｋ＝９、符号化率Ｒ＝１／２の場合に
ついて説明する。拘束長Ｋ＝９の場合のステート（状
態）数は、２K-1 となり、Ｋ＝９のとき２8 ＝２５６ス
テートとなる。これらの２５６ステートを、２桁の１６
進数を用いて００〜ＦＦと表し、ステートｘｘの値であ
るパスメトリックをＳｘｘのように表す。また、新たな
ステートのパスメトリックをＳｘｘ(new) 、その前時刻
のステートのパスメトリックをＳｘｘ(old) と表す。
【００２２】上記拘束長Ｋ＝９、符号化率Ｒ＝１／２の
場合に、ＡＣＳ演算においては、各状態（ステート）に
遷移する２つのパスの内、最尤のパスを選択する演算を
行う。例えば、新たなステート００(new) に遷移するパ
スは、前時刻のステート００(old) からと８０(old) か
らの２つのパスであり、この前時刻のステート００(ol
d) 、８０(old) からステート００(new) に遷移するた
めには、入力符号がそれぞれ、（００）、（１１）であ
る必要がある。このことから、入力符号（復調データ）
からそれぞれの入力符号パターンのメトリック（ブラン
チメトリック）を求め、前時刻のメトリック（パスメト
リック）と組み合わせて、パスの尤度を求め、生き残り
パスの選択を行うと共に次の時刻のためのパスメトリッ
クを記憶して保持する。
場合に、ＡＣＳ演算においては、各状態（ステート）に
遷移する２つのパスの内、最尤のパスを選択する演算を
行う。例えば、新たなステート００(new) に遷移するパ
スは、前時刻のステート００(old) からと８０(old) か
らの２つのパスであり、この前時刻のステート００(ol
d) 、８０(old) からステート００(new) に遷移するた
めには、入力符号がそれぞれ、（００）、（１１）であ
る必要がある。このことから、入力符号（復調データ）
からそれぞれの入力符号パターンのメトリック（ブラン
チメトリック）を求め、前時刻のメトリック（パスメト
リック）と組み合わせて、パスの尤度を求め、生き残り
パスの選択を行うと共に次の時刻のためのパスメトリッ
クを記憶して保持する。
【００２３】このときの計算は、入力符号パターンが
（Ｇ0 Ｇ1） のときのブランチメトリックをＢＭ（Ｇ0
Ｇ1） と表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ（００） Ｓ００(new)b ＝ Ｓ８０(old) ＋ ＢＭ（１１） if （Ｓ００(new)a ＜ Ｓ００(new)b） Ｓ００(new) ＝ Ｓ００(new)a else Ｓ００(new) ＝ Ｓ００(new)b となり、このとき、Ｓ００(new)a、Ｓ００(new)bのいず
れを選んだかがパス選択情報となる。１時刻の間に、こ
れをＳ００〜ＳＦＦについての２５６ステート分行う。
（Ｇ0 Ｇ1） のときのブランチメトリックをＢＭ（Ｇ0
Ｇ1） と表すとき、 Ｓ００(new)a ＝ Ｓ００(old) ＋ ＢＭ（００） Ｓ００(new)b ＝ Ｓ８０(old) ＋ ＢＭ（１１） if （Ｓ００(new)a ＜ Ｓ００(new)b） Ｓ００(new) ＝ Ｓ００(new)a else Ｓ００(new) ＝ Ｓ００(new)b となり、このとき、Ｓ００(new)a、Ｓ００(new)bのいず
れを選んだかがパス選択情報となる。１時刻の間に、こ
れをＳ００〜ＳＦＦについての２５６ステート分行う。
【００２４】ここで、本実施の形態においては、上記Ａ
ＣＳ演算部１３でのＡＣＳ演算を時分割処理で行うと共
に、ＡＣＳ演算により得られたパス選択情報を記憶する
パス選択情報記憶部１５として、複数ｎステート分のパ
ス選択情報を１記憶単位として記憶するような１アドレ
ス当たりｎビットのＲＡＭ（Random Access Memory）を
用い、時分割処理のＡＣＳ演算を行って作成したパス選
択情報をｎステート分毎にＲＡＭに書き込むようにして
いる。また最尤判定のパスのトレースバックのために使
用する過去のパスの選択情報は、上記ｎステートのＡＣ
Ｓ演算処理中に、パス選択情報記憶部１５のＲＡＭから
上記書き込み以外の時間に割り当てて読み出す。
ＣＳ演算部１３でのＡＣＳ演算を時分割処理で行うと共
に、ＡＣＳ演算により得られたパス選択情報を記憶する
パス選択情報記憶部１５として、複数ｎステート分のパ
ス選択情報を１記憶単位として記憶するような１アドレ
ス当たりｎビットのＲＡＭ（Random Access Memory）を
用い、時分割処理のＡＣＳ演算を行って作成したパス選
択情報をｎステート分毎にＲＡＭに書き込むようにして
いる。また最尤判定のパスのトレースバックのために使
用する過去のパスの選択情報は、上記ｎステートのＡＣ
Ｓ演算処理中に、パス選択情報記憶部１５のＲＡＭから
上記書き込み以外の時間に割り当てて読み出す。
【００２５】具体的には、例えば図２に示すように、２
つのＡＣＳ演算回路１３ａ、１３ｂにてそれぞれ１２８
多重の時分割処理により上記２５６ステート分のＡＣＳ
演算を行い、このＡＣＳ演算の結果から得られたパス選
択情報を、一時記憶回路２０に送って一時的に保持し、
ｎステート分、例えば８ステート分のパス選択情報をま
とめてパス選択情報記憶部１５に送って書き込むと共
に、この書き込み時以外の処理タイミングでパス選択情
報記憶部１５から過去のパス選択情報を読み出して、上
記１時刻の間に書き込みと読み出しとが交互に繰り返し
行われるようにしている。
つのＡＣＳ演算回路１３ａ、１３ｂにてそれぞれ１２８
多重の時分割処理により上記２５６ステート分のＡＣＳ
演算を行い、このＡＣＳ演算の結果から得られたパス選
択情報を、一時記憶回路２０に送って一時的に保持し、
ｎステート分、例えば８ステート分のパス選択情報をま
とめてパス選択情報記憶部１５に送って書き込むと共
に、この書き込み時以外の処理タイミングでパス選択情
報記憶部１５から過去のパス選択情報を読み出して、上
記１時刻の間に書き込みと読み出しとが交互に繰り返し
行われるようにしている。
【００２６】この図２において、上述した復調データで
ある符号（Ｇ0 Ｇ1） が所定周期Ｔで入力される毎にブ
ランチメトリック演算部１２で作成したブランチメトリ
ックＢＭ（Ｇ0 Ｇ1） を、ＡＣＳ演算回路１３ａ、１３
ｂにそれぞれ入力する。ＡＣＳ演算回路１３ａ、１３ｂ
では、２５６ステート分のＡＣＳ演算の内の、偶数１２
８ステート分のパスメトリック（Ｓ００、Ｓ０２、・・
・、ＳＦＥ）の演算をＡＣＳ演算回路１３ａで行い、奇
数１２８ステート分のパスメトリック（Ｓ０１、Ｓ０
３、・・・、ＳＦＦ）の演算をＡＣＳ演算回路１３ｂで
行っている。このＡＣＳ演算においては、上記１２８多
重時分割によりＴ／１２８毎に処理を行っており、パス
メトリックメモリ１４から１時刻前（１Ｔ前）のパスメ
トリックを順次読み出して、それぞれの処理毎にパス選
択情報を作成し、一時記憶回路２０を介してパス選択情
報記憶部１５に書き込むと共に、新しいパスメトリック
をパスメトリックメモリ１４に書き込んでいる。
ある符号（Ｇ0 Ｇ1） が所定周期Ｔで入力される毎にブ
ランチメトリック演算部１２で作成したブランチメトリ
ックＢＭ（Ｇ0 Ｇ1） を、ＡＣＳ演算回路１３ａ、１３
ｂにそれぞれ入力する。ＡＣＳ演算回路１３ａ、１３ｂ
では、２５６ステート分のＡＣＳ演算の内の、偶数１２
８ステート分のパスメトリック（Ｓ００、Ｓ０２、・・
・、ＳＦＥ）の演算をＡＣＳ演算回路１３ａで行い、奇
数１２８ステート分のパスメトリック（Ｓ０１、Ｓ０
３、・・・、ＳＦＦ）の演算をＡＣＳ演算回路１３ｂで
行っている。このＡＣＳ演算においては、上記１２８多
重時分割によりＴ／１２８毎に処理を行っており、パス
メトリックメモリ１４から１時刻前（１Ｔ前）のパスメ
トリックを順次読み出して、それぞれの処理毎にパス選
択情報を作成し、一時記憶回路２０を介してパス選択情
報記憶部１５に書き込むと共に、新しいパスメトリック
をパスメトリックメモリ１４に書き込んでいる。
【００２７】また、ＡＣＳ演算回路１３ａ、１３ｂで毎
回の処理毎に作成した新しいパスメトリックを最尤検出
部１６に送り、全てのステートのＡＣＳ演算が終了した
時点で、最尤のステートを検出し、データ推定をするた
めの過去のパス選択情報を選択するために、パス選択情
報記憶部１５の初期アドレス値を作成する。メモリ読出
／書込アドレス制御部２１では、上記初期アドレス値を
入力し、パス選択情報記憶部１５のアドレスを作成す
る。書き込み時以外の残りの時間（例えば４処理に３
回）に、パス選択情報記憶部１５より１時刻前のパス選
択情報を読み出し、メモリ読出／書込アドレス制御部２
１に送り、さらに１時刻前のパス選択情報のアドレスを
作成する。パス選択情報記憶部１５は例えば６４時刻
（６４Ｔ）分のパス選択情報を蓄えるようになってお
り、このパス選択情報記憶部１５からのパス選択情報を
データ推定部１７に送る。データ推定部１７では、これ
らの過去のパス選択情報と、最尤検出部１６からの出力
とを用いてデータ推定を行い、復号データを端子１８よ
り出力する。
回の処理毎に作成した新しいパスメトリックを最尤検出
部１６に送り、全てのステートのＡＣＳ演算が終了した
時点で、最尤のステートを検出し、データ推定をするた
めの過去のパス選択情報を選択するために、パス選択情
報記憶部１５の初期アドレス値を作成する。メモリ読出
／書込アドレス制御部２１では、上記初期アドレス値を
入力し、パス選択情報記憶部１５のアドレスを作成す
る。書き込み時以外の残りの時間（例えば４処理に３
回）に、パス選択情報記憶部１５より１時刻前のパス選
択情報を読み出し、メモリ読出／書込アドレス制御部２
１に送り、さらに１時刻前のパス選択情報のアドレスを
作成する。パス選択情報記憶部１５は例えば６４時刻
（６４Ｔ）分のパス選択情報を蓄えるようになってお
り、このパス選択情報記憶部１５からのパス選択情報を
データ推定部１７に送る。データ推定部１７では、これ
らの過去のパス選択情報と、最尤検出部１６からの出力
とを用いてデータ推定を行い、復号データを端子１８よ
り出力する。
【００２８】ここで、パス選択情報の読出／書込動作に
ついて、図３を参照しながら説明する。
ついて、図３を参照しながら説明する。
【００２９】この図３において、上記ＡＣＳ演算の２５
６ステート分の処理の周期Ｔは、復号データの更新周期
であり、この周期Ｔを１２８多重で時分割して各ＡＣＳ
演算回路１３ａ、１３ｂによる処理をそれぞれ行わせて
いる。すなわち、図３のＡは偶数ステートのＡＣＳ演算
部１３ａからのパス選択情報Ｐ０、Ｐ２、・・・、Ｐ２
５４の出力を示し、Ｂは奇数ステートのＡＣＳ演算部１
３ｂからのパス選択情報Ｐ１、Ｐ３、・・・、Ｐ２５５
の出力を示している。これらのＡＣＳ演算は、上記周期
Ｔを１２８分割した各タイムスロット（Ｔ／２５６）毎
にそれぞれ毎回行われ、新たなパス選択情報がそれぞれ
出力される。各パス選択情報Ｐ０〜Ｐ２５５は、前述し
たように、各状態（ステート）での２つのパスの内の最
尤のパスを選択するそれぞれ１ビットの情報であり、１
時刻周期Ｔの間には２５６ステート分の２５６ビットの
パス選択情報が得られる。
６ステート分の処理の周期Ｔは、復号データの更新周期
であり、この周期Ｔを１２８多重で時分割して各ＡＣＳ
演算回路１３ａ、１３ｂによる処理をそれぞれ行わせて
いる。すなわち、図３のＡは偶数ステートのＡＣＳ演算
部１３ａからのパス選択情報Ｐ０、Ｐ２、・・・、Ｐ２
５４の出力を示し、Ｂは奇数ステートのＡＣＳ演算部１
３ｂからのパス選択情報Ｐ１、Ｐ３、・・・、Ｐ２５５
の出力を示している。これらのＡＣＳ演算は、上記周期
Ｔを１２８分割した各タイムスロット（Ｔ／２５６）毎
にそれぞれ毎回行われ、新たなパス選択情報がそれぞれ
出力される。各パス選択情報Ｐ０〜Ｐ２５５は、前述し
たように、各状態（ステート）での２つのパスの内の最
尤のパスを選択するそれぞれ１ビットの情報であり、１
時刻周期Ｔの間には２５６ステート分の２５６ビットの
パス選択情報が得られる。
【００３０】一時記憶回路２０は、上記Ｔ／１２８のタ
イムスロット毎に各ＡＣＳ演算部１３ａ、１３ｂからそ
れぞれ得られるパス選択情報について、４スロット分
（４Ｔ／１２８＝Ｔ／３２）まとめて、計８ステート分
の８ビットのパス選択情報を単位としてパス選択情報記
憶部１５に送っている。すなわち、図３のＣは偶数ステ
ートのＡＣＳ演算回路１３ａの上記４スロットの内の最
初のスロットのパス選択情報（例えばＰ０）を取り込ん
で保持して得られる出力を示し、以下同様にＤは上記４
スロットの内の２番目のスロットのパス選択情報（例え
ばＰ２）を一時保持した出力を示し、Ｅは上記４スロッ
トの内の３番目のスロットのパス選択情報（例えばＰ
４）を一時保持した出力を示している。図３のＦは、上
記Ａのパス選択情報出力そのものであり、図３のＨに示
すように、上記４スロットの内の最後の４番目のスロッ
トでパス選択情報記憶部１５の書き込みを行うことに対
応して、この書き込みタイミングで偶数ステートのＡＣ
Ｓ演算回路１３ａからの４スロット分のパス選択情報
（例えばＰ０、Ｐ２、Ｐ４、Ｐ６）がそろうことにな
る。奇数ステートのＡＣＳ演算回路１３ｂからのパス選
択情報（図３のＢ）についても同様にして、４スロット
分のパス選択情報が上記パス選択情報記憶部１５の書き
込みタイミングでまとめられ、上記偶数ステートの４ス
ロット分と合わせて、計８ステートの８ビット分のパス
選択情報が１つの記憶単位としてパス選択情報記憶部１
５に書き込まれる。なお、上記４スロット毎の４番目の
スロットのパス選択情報については、各ＡＣＳ演算回路
１３ａ、１３ｂからのパス選択情報出力をそのまま図３
のＦ、Ｇのように用いればよいことから、一時記憶回路
２０としては、６ビットのラッチで構成することができ
る。
イムスロット毎に各ＡＣＳ演算部１３ａ、１３ｂからそ
れぞれ得られるパス選択情報について、４スロット分
（４Ｔ／１２８＝Ｔ／３２）まとめて、計８ステート分
の８ビットのパス選択情報を単位としてパス選択情報記
憶部１５に送っている。すなわち、図３のＣは偶数ステ
ートのＡＣＳ演算回路１３ａの上記４スロットの内の最
初のスロットのパス選択情報（例えばＰ０）を取り込ん
で保持して得られる出力を示し、以下同様にＤは上記４
スロットの内の２番目のスロットのパス選択情報（例え
ばＰ２）を一時保持した出力を示し、Ｅは上記４スロッ
トの内の３番目のスロットのパス選択情報（例えばＰ
４）を一時保持した出力を示している。図３のＦは、上
記Ａのパス選択情報出力そのものであり、図３のＨに示
すように、上記４スロットの内の最後の４番目のスロッ
トでパス選択情報記憶部１５の書き込みを行うことに対
応して、この書き込みタイミングで偶数ステートのＡＣ
Ｓ演算回路１３ａからの４スロット分のパス選択情報
（例えばＰ０、Ｐ２、Ｐ４、Ｐ６）がそろうことにな
る。奇数ステートのＡＣＳ演算回路１３ｂからのパス選
択情報（図３のＢ）についても同様にして、４スロット
分のパス選択情報が上記パス選択情報記憶部１５の書き
込みタイミングでまとめられ、上記偶数ステートの４ス
ロット分と合わせて、計８ステートの８ビット分のパス
選択情報が１つの記憶単位としてパス選択情報記憶部１
５に書き込まれる。なお、上記４スロット毎の４番目の
スロットのパス選択情報については、各ＡＣＳ演算回路
１３ａ、１３ｂからのパス選択情報出力をそのまま図３
のＦ、Ｇのように用いればよいことから、一時記憶回路
２０としては、６ビットのラッチで構成することができ
る。
【００３１】パス選択情報記憶部１５としては、１アド
レスが８ビット（１バイト）で、１時刻（１Ｔ）当たり
全２５６（＝８×３２）ステートを６４時刻分記憶でき
るような記憶容量のＲＡＭを用いている。すなわち、８
ビット×（３２×６４）アドレス＝２０４８バイト（２
Ｋバイト）の記憶容量となる。
レスが８ビット（１バイト）で、１時刻（１Ｔ）当たり
全２５６（＝８×３２）ステートを６４時刻分記憶でき
るような記憶容量のＲＡＭを用いている。すなわち、８
ビット×（３２×６４）アドレス＝２０４８バイト（２
Ｋバイト）の記憶容量となる。
【００３２】パス選択情報記憶部１５からの読み出し
は、図３のＨに示すように、上記書き込み時以外の残り
の時間、すなわち上記４スロットの内の３スロット（３
Ｔ／１２８）で行うようにすればよい。具体的には、上
記最尤検出回路１６により検出された最尤のステートに
基づいて、メモリ読出／書込アドレス制御部２１がパス
選択情報記憶部１５の読み出しアドレスＲＡを作成し、
パス選択情報記憶部１５から１時刻前の最尤ステートの
パス選択情報を読み出す。上記最尤ステートのパス選択
情報は１ビットであるが、この１ビットを含む同じアド
レスの８ビット（８ステート分）のパス選択情報Ｐ
（１）を読み出す。この同時に読み出された８ビットの
パス選択情報Ｐ（１）中の上記最尤ステートの１ビット
に基づいて、メモリ読出／書込アドレス制御アドレス制
御部２１により、さらに１時刻前の最尤ステートのパス
選択情報の１ビットを含む８ビットを読み出すためのア
ドレスを作成する。これを繰り返して、上記６４時刻前
のパス選択情報までを読み出したときに、データ推定部
１７によりデータを推定し、復号データを端子１８より
出力する。
は、図３のＨに示すように、上記書き込み時以外の残り
の時間、すなわち上記４スロットの内の３スロット（３
Ｔ／１２８）で行うようにすればよい。具体的には、上
記最尤検出回路１６により検出された最尤のステートに
基づいて、メモリ読出／書込アドレス制御部２１がパス
選択情報記憶部１５の読み出しアドレスＲＡを作成し、
パス選択情報記憶部１５から１時刻前の最尤ステートの
パス選択情報を読み出す。上記最尤ステートのパス選択
情報は１ビットであるが、この１ビットを含む同じアド
レスの８ビット（８ステート分）のパス選択情報Ｐ
（１）を読み出す。この同時に読み出された８ビットの
パス選択情報Ｐ（１）中の上記最尤ステートの１ビット
に基づいて、メモリ読出／書込アドレス制御アドレス制
御部２１により、さらに１時刻前の最尤ステートのパス
選択情報の１ビットを含む８ビットを読み出すためのア
ドレスを作成する。これを繰り返して、上記６４時刻前
のパス選択情報までを読み出したときに、データ推定部
１７によりデータを推定し、復号データを端子１８より
出力する。
【００３３】図３のＩは、メモリ読出／書込アドレス制
御部２１による読み出しアドレスＲＡ及び書き込みアド
レスＷＡの生成タイミングを示している。また、図３の
Ｊは、パス選択情報記憶部１５から読み出された過去の
パス選択情報をＰ（ｉ）として表しており、Ｐ（ｉ）
は、過去のｉ時刻前の最尤ステートのパス選択情報の１
ビットを含む同じアドレスの８ビットのデータを示して
いる。
御部２１による読み出しアドレスＲＡ及び書き込みアド
レスＷＡの生成タイミングを示している。また、図３の
Ｊは、パス選択情報記憶部１５から読み出された過去の
パス選択情報をＰ（ｉ）として表しており、Ｐ（ｉ）
は、過去のｉ時刻前の最尤ステートのパス選択情報の１
ビットを含む同じアドレスの８ビットのデータを示して
いる。
【００３４】以上の具体例においては、上記１２８多重
時分割のＡＣＳ演算により、１時刻（周期Ｔ）が１２８
のタイムスロットに分割されて各タイムスロット毎に偶
数及び奇数ステートのＡＣＳ演算処理が行われており、
８ステート分のパス選択情報を出力するための４タイム
スロットの内の１スロットでパス選択情報の書き込みを
行うと共に残りの３スロットで過去のパス選択情報の読
み出しを行っている。読み出したパス選択情報の選択に
おいては、８ステート毎に８ビットの情報単位でアドレ
スを構成し書き込んでいるため、過去の各時刻でのパス
選択情報の読み出しの際に、上記具体例の場合には、全
ステートの１／３２の８ビットのパス選択情報を読み出
し選択するだけでよい。ただし、パス選択情報記憶部１
５は過去６４時刻（６４Ｔ）分のパス選択情報を記憶す
る容量を有しているため、１時刻Ｔの１２８のタイムス
ロットの内、３２スロットをパス選択情報の書き込みに
用い、６４スロットを過去６４時刻分の読み出しに用い
ることになる。このように１時刻Ｔの間に読み出しと書
き込みとを交互に繰り返し行うことにより、全２５６ス
テート分のパス選択情報を書き込んで、過去の全６４時
刻分のパス選択情報を読み出すことが、１時刻Ｔの間に
行える。従って、ＲＡＭ等のメモリをパス選択情報記憶
部１５に用いながら、ビタビ復号の動作速度を低下させ
ることなく、低消費電力化が実現できる。
時分割のＡＣＳ演算により、１時刻（周期Ｔ）が１２８
のタイムスロットに分割されて各タイムスロット毎に偶
数及び奇数ステートのＡＣＳ演算処理が行われており、
８ステート分のパス選択情報を出力するための４タイム
スロットの内の１スロットでパス選択情報の書き込みを
行うと共に残りの３スロットで過去のパス選択情報の読
み出しを行っている。読み出したパス選択情報の選択に
おいては、８ステート毎に８ビットの情報単位でアドレ
スを構成し書き込んでいるため、過去の各時刻でのパス
選択情報の読み出しの際に、上記具体例の場合には、全
ステートの１／３２の８ビットのパス選択情報を読み出
し選択するだけでよい。ただし、パス選択情報記憶部１
５は過去６４時刻（６４Ｔ）分のパス選択情報を記憶す
る容量を有しているため、１時刻Ｔの１２８のタイムス
ロットの内、３２スロットをパス選択情報の書き込みに
用い、６４スロットを過去６４時刻分の読み出しに用い
ることになる。このように１時刻Ｔの間に読み出しと書
き込みとを交互に繰り返し行うことにより、全２５６ス
テート分のパス選択情報を書き込んで、過去の全６４時
刻分のパス選択情報を読み出すことが、１時刻Ｔの間に
行える。従って、ＲＡＭ等のメモリをパス選択情報記憶
部１５に用いながら、ビタビ復号の動作速度を低下させ
ることなく、低消費電力化が実現できる。
【００３５】なお、上述の例においては、１時刻（周期
Ｔ）の１／１２８のタイムスロットの内、３２スロット
をパス選択情報の書き込みに用い、６４スロットを過去
６４時刻分の読み出しに用いているが、過去のパス選択
情報の記憶容量を増やして、過去９６時刻分をパストレ
ースに用いるようにすることもできる。
Ｔ）の１／１２８のタイムスロットの内、３２スロット
をパス選択情報の書き込みに用い、６４スロットを過去
６４時刻分の読み出しに用いているが、過去のパス選択
情報の記憶容量を増やして、過去９６時刻分をパストレ
ースに用いるようにすることもできる。
【００３６】以上説明したようなビタビ復号器が用いら
れる機器の一例について、図４及び図５を参照しながら
説明する。
れる機器の一例について、図４及び図５を参照しながら
説明する。
【００３７】図４は、上述したようなビタビ復号器を用
いて誤り訂正を行うチャネルコーデック（符号復号器）
を有するディジタル移動体通信機の端末の概略構成を示
している。
いて誤り訂正を行うチャネルコーデック（符号復号器）
を有するディジタル移動体通信機の端末の概略構成を示
している。
【００３８】この図４に示すディジタル移動体通信機の
端末は、ベース局とのキャリア信号の入出力をアンテナ
１００で行い、送受信のキャリア信号を送受共用器１０
１を介して、受信機１０２で復調処理を、送信機１０４
で変調処理を行う。シンセサイザ１０３は、受信機１０
２、送信機１０４の送受信周波数を制御する。
端末は、ベース局とのキャリア信号の入出力をアンテナ
１００で行い、送受信のキャリア信号を送受共用器１０
１を介して、受信機１０２で復調処理を、送信機１０４
で変調処理を行う。シンセサイザ１０３は、受信機１０
２、送信機１０４の送受信周波数を制御する。
【００３９】受信機１０２からの出力信号は、チャネル
デコーダ１０５に送られ、このチャネルデコーダ１０５
では、図５に示すビタビ復号器２０２を含み、音声及び
通信制御情報のフォーマット変換及び復号が行われる。
チャネルデコーダ１０５からの音声データは、音声コー
デック１０７に送られる。音声コーデック１０７では音
声の符号／復号処理が行われ、音声データがチャネルエ
ンコーダ１０６に送られて、音声及び通信制御情報のフ
ォーマット変換及び符号化処理が行われる。チャネルデ
コーダ１０５とチャネルエンコーダ１０６とで、いわゆ
るチャネルコーデック２００が構成される。
デコーダ１０５に送られ、このチャネルデコーダ１０５
では、図５に示すビタビ復号器２０２を含み、音声及び
通信制御情報のフォーマット変換及び復号が行われる。
チャネルデコーダ１０５からの音声データは、音声コー
デック１０７に送られる。音声コーデック１０７では音
声の符号／復号処理が行われ、音声データがチャネルエ
ンコーダ１０６に送られて、音声及び通信制御情報のフ
ォーマット変換及び符号化処理が行われる。チャネルデ
コーダ１０５とチャネルエンコーダ１０６とで、いわゆ
るチャネルコーデック２００が構成される。
【００４０】音声コーデック１０７には送受話器１０８
が接続されており、この送受話器１０８でスピーカ１１
１、マイクロホン１１２とのインターフェース変換を行
い、音声通話を実現する。
が接続されており、この送受話器１０８でスピーカ１１
１、マイクロホン１１２とのインターフェース変換を行
い、音声通話を実現する。
【００４１】また、コントローラ１１３では、制御情報
の作成、解読を行い、呼の設定、解除、維持を行うと共
に、キー／ディスプレイ１０９等のＩ／Ｏ制御を行う。
送受信周波数の制御を行うシンセサイザ１０３の制御
も、コントローラ１１３により行われる。
の作成、解読を行い、呼の設定、解除、維持を行うと共
に、キー／ディスプレイ１０９等のＩ／Ｏ制御を行う。
送受信周波数の制御を行うシンセサイザ１０３の制御
も、コントローラ１１３により行われる。
【００４２】図５は、上記チャネルコーデック２００の
具体的構成及びその周辺を示すブロック図であり、ビタ
ビ復号器２０２に上述したような本発明の実施の形態の
ビタビ復号器が用いられるわけである。
具体的構成及びその周辺を示すブロック図であり、ビタ
ビ復号器２０２に上述したような本発明の実施の形態の
ビタビ復号器が用いられるわけである。
【００４３】この図５において、音声コーデック１０７
からの音声データやコントローラ１１３からの制御情報
は、チャネルエンコーダ１０６のＣＲＣジェネレータ２
０４に送られてＣＲＣが付加され、畳み込み符号器２０
５で誤り訂正用の符号化が行われた後に、インターリー
バ２０６でインターリーブ処理が施されて、変調の前処
理までを行い、送信機１０４に送っている。
からの音声データやコントローラ１１３からの制御情報
は、チャネルエンコーダ１０６のＣＲＣジェネレータ２
０４に送られてＣＲＣが付加され、畳み込み符号器２０
５で誤り訂正用の符号化が行われた後に、インターリー
バ２０６でインターリーブ処理が施されて、変調の前処
理までを行い、送信機１０４に送っている。
【００４４】受信機１０２から出力される受信データ
は、チャネルデコーダ１０５のデインターリーバ２０１
でインターリーブ処理が施され、上述した実施の形態の
ようなビタビ復号器２０２に送られて誤り訂正処理が施
された後、ＣＲＣチェッカ２０３に送られてデータの正
誤が確認される。ＣＲＣチェッカ２０３からの音声デー
タは音声コーデック１０７に送られ、制御データはコン
トローラ１１３に送られる。
は、チャネルデコーダ１０５のデインターリーバ２０１
でインターリーブ処理が施され、上述した実施の形態の
ようなビタビ復号器２０２に送られて誤り訂正処理が施
された後、ＣＲＣチェッカ２０３に送られてデータの正
誤が確認される。ＣＲＣチェッカ２０３からの音声デー
タは音声コーデック１０７に送られ、制御データはコン
トローラ１１３に送られる。
【００４５】なお、本発明は上述した実施の形態のみに
限定されるものではなく、例えば、上述した具体例にお
いては、１時刻（周期Ｔ）の１／１２８のタイムスロッ
トの内、３２スロットをパス選択情報の書き込みに用
い、６４スロットを過去６４時刻分の読み出しに用いて
いるが、過去のパス選択情報の記憶容量を増やして、過
去９６時刻分をパストレースに用いるようにすることも
できる。また、上記時分割多重の多重化の数は任意に設
定でき、一時記憶回路のビット数やパス選択情報記憶部
のメモリの１アドレス当たりに記憶するパス選択情報の
数も任意に変更することができる。また、符号の拘束
長、符号化率等も任意に設定できる。さらに、本発明
は、チャネルコーデックを有するディジタル移動体通信
機の他にも、種々のビタビ復号器を用いる機器に適用で
きることは勿論である。
限定されるものではなく、例えば、上述した具体例にお
いては、１時刻（周期Ｔ）の１／１２８のタイムスロッ
トの内、３２スロットをパス選択情報の書き込みに用
い、６４スロットを過去６４時刻分の読み出しに用いて
いるが、過去のパス選択情報の記憶容量を増やして、過
去９６時刻分をパストレースに用いるようにすることも
できる。また、上記時分割多重の多重化の数は任意に設
定でき、一時記憶回路のビット数やパス選択情報記憶部
のメモリの１アドレス当たりに記憶するパス選択情報の
数も任意に変更することができる。また、符号の拘束
長、符号化率等も任意に設定できる。さらに、本発明
は、チャネルコーデックを有するディジタル移動体通信
機の他にも、種々のビタビ復号器を用いる機器に適用で
きることは勿論である。
【００４６】
【発明の効果】本発明によれば、ビタビ復号器のＡＣＳ
演算を時分割処理で行い、パス選択情報記憶手段に複数
のｎステート分のパス選択情報をまとめて記憶させ、ｎ
ステート分のＡＣＳ演算を行っている間の書き込み時以
外の時間で過去のパス選択情報を読み出しているため、
パス選択情報記憶手段に通常のＲＡＭ等のメモリを用い
ながら、ＡＣＳ演算の１処理当たりに必要とされるメモ
リアクセスの回数を低下させることができ、ビタビ復号
動作を高速化できる。また、パス選択情報の書き込みを
ｎステート単位で行うことにより、メモリの１アドレス
当たりの書き込み量をｎビットとすることができ、パス
選択情報の読み出しの際に、全てのステートのパス選択
情報を読み出す必要がなく、低消費電力化に有効であ
る。
演算を時分割処理で行い、パス選択情報記憶手段に複数
のｎステート分のパス選択情報をまとめて記憶させ、ｎ
ステート分のＡＣＳ演算を行っている間の書き込み時以
外の時間で過去のパス選択情報を読み出しているため、
パス選択情報記憶手段に通常のＲＡＭ等のメモリを用い
ながら、ＡＣＳ演算の１処理当たりに必要とされるメモ
リアクセスの回数を低下させることができ、ビタビ復号
動作を高速化できる。また、パス選択情報の書き込みを
ｎステート単位で行うことにより、メモリの１アドレス
当たりの書き込み量をｎビットとすることができ、パス
選択情報の読み出しの際に、全てのステートのパス選択
情報を読み出す必要がなく、低消費電力化に有効であ
る。
【図１】 本発明の実施の形態が適用されるビタビ復号
器の概略構成を示すブロック図である。
器の概略構成を示すブロック図である。
【図２】 図１のビタビ復号器のパスメトリックメモリ
近傍の具体的な構成の一例を示すブロック図である。
近傍の具体的な構成の一例を示すブロック図である。
【図３】 ＡＣＳ演算及びパス選択情報記憶部のアクセ
ス動作の具体例を説明するためのタイムチャートであ
る。
ス動作の具体例を説明するためのタイムチャートであ
る。
【図４】 ディジタル移動体通信機の概略構成を示すブ
ロック図である。
ロック図である。
【図５】 ビタビ復調器が用いられるチャネルコーデッ
ク及びその近傍の構成例を示すブロック図である。
ク及びその近傍の構成例を示すブロック図である。
【図６】 畳み込み符号の符号器の一例を示すブロック
図である。
図である。
【図７】 ビタビ復号を説明するためのトレリス線図を
示す図である。
示す図である。
【図８】 ビタビ復号を説明するためのパスメトリック
トランジションを示す図である。
トランジションを示す図である。
【符号の説明】 １２ ブランチメトリック演算部、 １３ ＡＣＳ演算
部、 １３ａ，１３ｂＡＣＳ演算回路 １４ パスメト
リック記憶部、 １５ パス選択情報記憶部、 １６
最尤検出部、 １７ データ推定部、 ２０ 一時記憶
回路、 メモリ読出／書込アドレス制御部
部、 １３ａ，１３ｂＡＣＳ演算回路 １４ パスメト
リック記憶部、 １５ パス選択情報記憶部、 １６
最尤検出部、 １７ データ推定部、 ２０ 一時記憶
回路、 メモリ読出／書込アドレス制御部
Claims (2)
- 【請求項１】 入力符号に基づいてブランチメトリック
を計算するブランチメトリック計算手段と、 このブランチメトリック計算手段からのブランチメトリ
ックに基づいて各ステートのパスメトリック及びパス選
択情報を時分割処理により計算するＡＣＳ演算手段と、 このＡＣＳ演算手段からのパス選択情報を複数のｎステ
ート分毎にまとめて記憶するパス選択情報記憶手段とを
有し、 上記ｎステート分のＡＣＳ演算処理中の上記パス選択情
報記憶手段へのパス選択情報の書き込み時以外の時間に
上記パス選択情報記憶手段から最尤判定のための過去の
パス選択情報を読み出すことを特徴とするビタビ復号
器。 - 【請求項２】 上記ＡＣＳ演算されて得られたパス選択
情報を一時記憶して上記ｎステート分をまとめて上記パ
ス選択情報記憶手段に送る一時記憶手段を設けることを
特徴とする請求項１記載のビタビ復号器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041352A JPH09232972A (ja) | 1996-02-28 | 1996-02-28 | ビタビ復号器 |
| US08/798,548 US5982822A (en) | 1996-02-28 | 1997-02-11 | Viterbi decoder |
| KR1019970005205A KR970063968A (ko) | 1996-02-28 | 1997-02-20 | 비터비복호기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041352A JPH09232972A (ja) | 1996-02-28 | 1996-02-28 | ビタビ復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232972A true JPH09232972A (ja) | 1997-09-05 |
Family
ID=12606124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041352A Withdrawn JPH09232972A (ja) | 1996-02-28 | 1996-02-28 | ビタビ復号器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5982822A (ja) |
| JP (1) | JPH09232972A (ja) |
| KR (1) | KR970063968A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062427A1 (fr) * | 1999-04-12 | 2000-10-19 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de decodage viterbi |
| US6334201B1 (en) | 1997-06-12 | 2001-12-25 | Hitachi, Ltd. | Decoding circuit and information processing apparatus |
| KR100386244B1 (ko) * | 1998-01-22 | 2004-01-24 | 엘지전자 주식회사 | 비터비 디코더 |
| US6697443B1 (en) | 1999-10-05 | 2004-02-24 | Samsung Electronics Co., Ltd. | Component decoder and method thereof in mobile communication system |
| US7277507B2 (en) | 2003-07-25 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69706639T2 (de) * | 1996-12-24 | 2002-02-07 | Matsushita Electric Ind Co Ltd | Datenprozessor und Verfahren zur Datenverarbeitung |
| JP3242059B2 (ja) * | 1997-06-04 | 2001-12-25 | 沖電気工業株式会社 | ビタビ復号器 |
| US6212664B1 (en) * | 1998-04-15 | 2001-04-03 | Texas Instruments Incorporated | Method and system for estimating an input data sequence based on an output data sequence and hard disk drive incorporating same |
| JP2000138595A (ja) * | 1998-10-29 | 2000-05-16 | Nec Corp | ビタビ復号器 |
| US6741664B1 (en) * | 1999-02-05 | 2004-05-25 | Broadcom Corporation | Low-latency high-speed trellis decoder |
| JP4010086B2 (ja) * | 1999-12-24 | 2007-11-21 | 日本ビクター株式会社 | ビタビ復号器 |
| JP3501725B2 (ja) * | 2000-05-12 | 2004-03-02 | 日本電気株式会社 | ビタビ復号器 |
| KR100547822B1 (ko) * | 2002-03-27 | 2006-01-31 | 삼성전자주식회사 | 이동통신시스템에서 패킷 데이터 제어 채널의 수신 장치및 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
| JP3120511B2 (ja) * | 1991-11-21 | 2000-12-25 | ソニー株式会社 | ビタビ復号装置 |
| ZA947317B (en) * | 1993-09-24 | 1995-05-10 | Qualcomm Inc | Multirate serial viterbi decoder for code division multiple access system applications |
-
1996
- 1996-02-28 JP JP8041352A patent/JPH09232972A/ja not_active Withdrawn
-
1997
- 1997-02-11 US US08/798,548 patent/US5982822A/en not_active Expired - Fee Related
- 1997-02-20 KR KR1019970005205A patent/KR970063968A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334201B1 (en) | 1997-06-12 | 2001-12-25 | Hitachi, Ltd. | Decoding circuit and information processing apparatus |
| US6725418B2 (en) | 1997-06-12 | 2004-04-20 | Hitachi, Ltd. | Decoding circuit using path sequence including feed-back type path sequence storing blocks |
| KR100386244B1 (ko) * | 1998-01-22 | 2004-01-24 | 엘지전자 주식회사 | 비터비 디코더 |
| WO2000062427A1 (fr) * | 1999-04-12 | 2000-10-19 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de decodage viterbi |
| US6647530B1 (en) | 1999-04-12 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for viterbi decoding |
| US6697443B1 (en) | 1999-10-05 | 2004-02-24 | Samsung Electronics Co., Ltd. | Component decoder and method thereof in mobile communication system |
| US7277507B2 (en) | 2003-07-25 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| US5982822A (en) | 1999-11-09 |
| KR970063968A (ko) | 1997-09-12 |
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Legal Events
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