JPS62151032A - たたみ込み符号器および最尤復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号によるデータ通信に利用する。

特に、送信側でデータ系列のたたみ込み符号化を行い、
受信側では最尤復号化を行う誤り訂正符号装置に関する
。

〔従来の技術〕

ディジタル信号によりデータ系列の通信を行う場合に、
通信路の雑音等により生じる誤りを受信側で訂正するた
め、送信側でデータ系列の誤り訂正符号化を行い、受信
側でこの符号化に対応した復号を行う誤り訂正符号装置
が用いられる。このような装置で使用する符号化および
復号化方式としては、たたみ込み符号化および最尤復号
化が特に優れた方式として知られている。

たたみ込み符号化の例として、 符号化率：　　ｋ　ｏ　／　ｎ　＋　＝　３　／　６　
＝　１　／　２拘束長　：に＝３ のたたみ込み符号器を例に説明する。符号化率とは、入
力されたデータ系列のビット数と、これに対応する符号
系列のビット数との比である。すなわち、符号化率の大
きいほど冗長度が小さい。また拘束長とは、出力符号を
得るために必要な入力データのビット数である。拘束長
に＝３の場合には、入力されたデータと直前の二つのデ
ータとの、合計３つのデータに基づいて出力符号を求め
る。

第８図は第一の従来例たたみ込み符号器のブロック構成
図である。

入力端子１には、 Ｄ＝（Ｄｏ　、Ｄｔ　、Ｄｔ　、Ｄｔ　、Ｄａ・−・・
）で表されるデータ系列りが入力される。ここで、Ｄｏ
　、Ｄｔ　、Ｄｚ−はそれぞれ時刻ｔ＝Ｑ、１．２−に
おける入力ビットである。シフトレジスタ３１７は、３
つのビットｄ０、ｄ、　、ｄ２で構成され、データ系列
りを順次シフトさせながら蓄える。

すなわち、時刻ｔに入力されたデータＤｔは、入力端子
１からシフトレジスタ３１７のビットｄ０に蓄えられ、
時刻ｔ＋ｌ　ｔ＋２でそれぞれビットｄ、　、ｄ、に順
次移動する。ビットｄ、とビットｄｚとに蓄えられたデ
ータは、モジュロ２加算器３２８により排他的論理和が
演算され、！チャネル符号として出力端子４０から通信
路に送出される。

ビットｄ０、ｄｌおよびｄ２に蓄えられたデータは、モ
ジュロ２加算器３２９により排他的論理和が演算され、
Ｑチャネル符号として出力端子４１から通信路に送出さ
れる。

すなわち、時刻ｔ＝２以降には出力端子４０．４１にそ
れぞれ、 １＝　（Ｉｏ　、Ｉ＋　、Ｉｔ・−・）Ｑ＝　（Ｑ６　
、Ｑ＋　、Ｑｚ−・−）の符号系列が出力される。ここ
で、 Ｉ　Ｌ　＝　Ｄｔ　＋　Ｄｔ＋ｚ ＱＬ　＝Ｄｔ　＋ｌ）い、＋Ｄい２ ｔ＝Ｑ、１．２、−・− である。「＋」はモジュロ２の加算を示す。以下同様に
、「＋」の記号がモジュロ２の加算を示すものとする。

第９図はこのたたみ込み符号器の状態遷移図である。

状態（ｄｏ、ｄｌ）は、原データＤｔを入力する直前の
シフトレジスタ３１７のビットｄ０、ｄ、の内容を示し
、実線はり、＝０のときの遷移、破線はＤｔ＝１のとき
の遷移を示す。線に付記した値はこのときの出力（Ｉい
Ｑｔ）を示す。表に、状態（ａｏ、ｄｌ）に対する出力
（Ｉｔ、Ｑｔ）を示す。

表 一例として、シフトレジスタ３１７の状態が、（ｄＯ１
ａ＋）＝　Ｎ、０） の場合を説明する。このとき、入力されたデータＤｔが
「０」のときには、 Ｉｔ”０、ＱＬ＝１ が出力され、シフトレジスタ３１７の状態が、（ｄｏ、
ｄｉ）＝　（０、■） となる。データＤｔが「１」のときには、Ｉｔ　＝１．
　Ｑｔ　＝０ が出力され、シフトレジスタ３１７の状態が、（ｄｏ、
ｄｉ）＝　（１，１） となる。

たたみ込み符号器の出力は、通信路を介して受信側に伝
送され、最尤復号器、により復号される。

最尤復号器としては、原データの推定を能率よく実行で
きるとタビアルゴリズムを用いたビタビ復号器が一般に
用いられる。ビタビ復号器は、受信符号データに対して
最も相関の高い（ハミング距離が小さい）状態遷移のバ
ス（状態遷移の履歴）を探し、これから原データを推定
して復号する。

第１０図は従来例ビタビ復号器のブロック構成図を示す
。ここでは３ビット軟判定を行うビタビ復号器を例に説
明する。

通信路を経由して受信側に到来したＩ、Ｑチャネルの符
号は、それぞれ３ビツトすなわち８値で軟判定量子化さ
れ、ビタビ復号器の入力端子７０．７１に入力される。

ブランチ尤度演算回路７３は、第９図に示した状態遷移
に対応させて、入力された信号と各状態遷移との相関値
すなわちブランチ尤度を計算する。バス尤度演算回路７
５は、ブランチ尤度演算回路７３の出力をそれ以前の状
態遷移に加算し、新しいバス尤度を求める。バスメモリ
回路７６は、バス尤度に対応するバスの履歴を蓄える。

復号出力決定回路７７は最終的な復号出力を決定し、出
力端子９に出力する。

第１）図は第二の従来例たたみ込み符号器のブロック構
成図を示す。

このたたみ込み符号器は、上述の従来例と等価な符号器
を、直列並列変換器３０．２ビツトのシフトレジスタ３
１．３２．３３、ギジュロ２加算器３４．３５．３６．
３７．４２．４３および並列並列変換器４４で構成した
例を示す。

入力端子１に入力されたデータ系列は、直列並列変換器
３０により３系統のデータ系列に分配され、それぞれシ
フトレジスタ３１．３２．３３に入力される。

モジュロ２加算器３４．３５．４２．３６．３７．４３
は、それぞれ Ｋ　１　＝Ｄｔ　　　　　＋　Ｄｔ＋ｚＫ２＝ＤＬ＋Ｄ
い、＋Ｄい２ に３＝　　　　Ｄい、　　　　　　＋Ｄｔ＋！に４＝　
　　　Ｄｔ◆、　＋Ｄｔ◆ｚ　＋Ｄｔ＋３に５＝　　　
　　　　　Ｄい、　　　　　＋Ｄｔや。

Ｋ６＝　　　　　　　　Ｄい、＋Ｄい３　＋Ｄｔ＋４を
出力する。並列並列変換器４４は、これらの６系統の符
号を２系統の符号に変換し、出力端子４０．４１にそれ
ぞれ■、Ｑチャネル符号、 ＫＩ＝（Ｋｌ、Ｋ３、Ｋ５） ＫＯ＝　（Ｋ２、Ｋ４、Ｋ６） を出力する。

第１２図は第三の従来例たたみ込み符号器のブロック構
成図を示す。この例は、 符号化率：　　ｋ、／ｎ、＝７／１４＝　１／２拘束長
　：に＝７ のたたみ込み符号器を示す。

入力端子ｌは７ビツト構成のシフトレジスタ３１８に接
続される。シフトレジスタ３１８の、入力端子１側から
数えて第１．３．４．６．７番目のビットは、モジュロ
２加算器３３０に接続される。同じく第１２．３．４．
７番目のビットはモジュロ２加算器３３１に接続される
。モジュロ２加算器３３０は出力端子４０に接続され、
■チャネル符号を出力する。モジュロ２加算器３３１は
出力端子４１に接続され、Ｑチャネル符号を出力する。

すなわち出力端子４０．４１には、それぞれ、Ｉｔ＝Ｄ
ｔ”Ｄい、＋Ｄい。＋Ｄ　ｔ　＋　４　＋Ｄ　ｔ。６Ｑ
ｔ　”Ｄｔ　＋Ｄい、＋Ｄ、４＋Ｄい５＋Ｄｔ＋６の■
、Ｑチャネル符号が出力される。

たたみ込み符号化および最尤復号化による誤り訂正符号
方式では、他の誤り訂正符号方式と同様に、符号系列の
冗長度が大きいほど誤り訂正能力が大きい。しかし、高
い伝送能率を得るためには、冗長度を小さくすることが
望ましい。伝送能率が高く　（すなわち冗長度が小さく
）、シかも大きな誤り訂正能力を実現する誤り訂正符号
方式として、パンクチャド符号化ビタビ復号方式（以下
「パンクチャド方式」という）がある。この方式に関し
ては、特開昭５７−１５５８５７号公報および電子通信
学会論文誌第Ｊ６４−Ｂ巻第７号（１９８１年７月）に
詳しく説明されている。

第１３図はパンクチャド方式の誤り訂正符号装置を示す
。

送信側には、入力端子１、原たたみ込み符号器１０、符
号シンボル消去回路１）および消去パターン保持回路１
２を備え、通信路５を介して受信側に接続される。

入力端子１には送信すべき原データが入力される。原た
たみ込み符号器１０は、この原データに符号化率Ｒのた
たみ込み符号化を施し、原たたみ込み符号を出力する。

符号シンボル消去回路１）は、この原たたみ込み符号に
、符号シンボルの消去およびこの消去パターンに対応し
た速度変換の処理を施す。符号シンボル消去回路１）の
用いる消去パターンは、あらかじめ消去パターン保持回
路１２に蓄えられている。また、速度変換の処理は、例
えば歯抜はクロックを用いて行う。このようにして、符
号シンボル消去回路１）は、符号化率Ｒより大きな符号
化率Ｒ′のたたみ込み符号を通信路５に出力する。

受信側には、ダミーシンボル挿入回路１３、挿入パター
ン保持回路１４、最尤復号器１５および出力端子９を備
えている。

ダミーシンボル挿入回路１３は、挿入パターン保持回路
１４からのダミーシンボル挿入パターンに従って、受信
したたたみ込み符号にダミーシンボルを挿入し、原たた
み込み符号と同じ形式および符号速度に戻す。最尤復号
器１５は、ダミーシンボル挿入回路１３の出力を最尤復
号化する。

第１４図は受信側の回路要素の詳細なブロック構成図で
ある。

受信データ入力端子１３０には通信路５からの受信デー
タが入力され、符号同期信号入力端子１６には符号同期
信号が入力される。

ダミーシンボル挿入回路１３は、速度変換回路１３１お
よびダミーシンボル保持回路１３２を備えている。

速度変換回路１３１は、符号同期信号をもとに作られた
歯抜はクロック等の速度変換クロックにより、受信デー
タに速度変換を施す。ダミーシンボル保持回路１３２は
、挿入パターン保持回路１４からのダミーシンボル挿入
パターンに従って、速度変換された受信データにダミー
シンボルを挿入する。これにより、原たたみ込み符号と
同じ形式の符号が得られ、最尤復号器１５に入力される
。

最尤復号器１５は、ブランチ尤度演算回路７３、パス尤
度演算回路７５、パスメモリ回路７６および復号出力決
定回路７７を備えている。ブランチ尤度演算回路７３は
、ダミーシンボル挿入回路１３の出力からブランチ尤度
を演算する。このとき、挿入されたダミーシンボルに対
しては、挿入パターン保持回路１４からの尤度計算禁止
パルスに従って、受信シンボルが「０」と「１」との中
間の値となるように強制的にブランチ尤度を与える。バ
ス尤度演算回路７５、バスメモリ回路７６および復号出
力決定回路７７は、ブランチ尤度演算回路７３の出力し
たブランチ尤度から、ビタビアルゴリズムに従って原デ
ータを復号する。この復号されたデータは出力端子９に
出力される。

（発明が解決しようとする問題点〕 しかし、パンクチャド方式の従来例誤り訂正符号装置で
は、送信側に、原たたみ込み符号器の他に、消去パター
ン保持回路および符号シンボル消去回路が必要であり、
さらに、符号シンボルの消去および速度変換を行うため
、歯抜はクロック等によるタイミング制御が必要となる
。また、受信側では、原たたみ込み符号器に対応する最
尤復号器の他に、ダミーシンボル保持回路、挿入パター
ン保持回路が必要であり、さらに、ダミーシンボルの挿
入および速度変換に必要な速度変換用の歯抜はクロック
等のタイミング制御が必要である。

したがって、ハードウェアの構成上、回路規模が大きく
、制御が複雑になる欠点があった。　一本発明は、従来
のパンクチャド方式で必要な符号シンボルの消去、ダミ
ーシンボルの挿入を行う必要なしに、高能率で高利得の
最尤復号を実現できる誤り訂正符”号装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明の誤り訂正符号装置は、送信側に配置され、入力
された原データをたたみ込み符号化するたたみ込み符号
器と、受信側に配置され、受信した符号データの尤度を
演算して送信側の原データを推定する最尤復号器とを備
えた誤り訂正符号装置において、上記たたみ込み符号器
は、符号化率ｋｏ　／ｎ＋　　（ｋｏ　％　ｎ＋は自然
数）のたたみ込み符号を生成する生成多項式の所定の項
を除いた多項式で符号化率ｋｏ／ｎｏ　　（ｎｏはに０
くｎｏくｎ、なる自然数）のたたみ込み符号を生成する
手段を含み、上記最尤復号器は、受信したｎ０個の符号
データからｎ１個の尤度を求めて、符号化率に０／ｒｚ
に対応した最尤復号を行う手段を含むことを特徴とする
。

このようなたたみ込み符号器は、入力された原データ系
列をに０個の系列に分配する直列並列変換器と、この直
列並列変換器の出力を蓄えるに０個のシフトレジスタと
、これらのシフトレジスタが蓄えたデータをたたみ込み
符号の生成多項式に対応してたたみ込み符号を生成する
ｎ。個のモジュロ２加算器とにより構成される。

また、最尤復号器は、受信したｎ。個の符号データから
０１個の尤度を求めるブランチ尤度を演算するブランチ
尤度演算回路と、このブランチ尤度演算回路の出力を原
データの信号速度に変換する速度変換回路と、符号化率
ｋ。／　ｎ　＋に対応して原データを推定する手段とを
備える。

〔作　用〕

本発明の誤り訂正符号イヒ７装置は、その生成多項式が
、受信側で用いる最尤復号器に対応するたたみ込み符号
の生成多項式のうち、省略してもあまり誤り訂正の効果
が低下しない所定の項を除いた多項式を用いて符号化す
る。本発明は、ハード構成が簡単で、しかも複雑なタイ
ミング制御を必要とせずに、従来のパンクチャド方式と
同等の伝送能率および誤り訂正効果が得られる。

〔実施例〕

第１図は本発明実施例誤り訂正符号装置のブロック構成
図である。

入力端子１はたたみ込み符号器３に接続される。

たたみ込み符号器３は通信路５を介して最尤復号器７に
接続される。最尤復号器７は出力端子９に接続される。

たたみ込み符号器３は、従来例の原たたみ込み符号器に
比較して、所定の項が省略された生成多項式を用いて符
号を生成する。以下では、どの項も省略されていない生
成多項式を用いて生成される符号を「原たたみ込み符号
」という。最尤復号器７は、たたみ込み符号器３の出力
に対応して、例えばビタビアルゴリズムにより受信した
符号を復号し、送信側で入力されたデータ系列に対応す
るデータ系列を出力する。

ここで本発明の第一実施例として、 原たたみ込み符号の符号化率： ｋ　ｏ　／　ｎ　＋　＝　３　／　６　＝　１　／　２
拘束長　二に＝３ 通信路５上の符号化率： に０／ｎ’ｏ　＝、３／’４ のたたみ込み符号器３およびこれに対応する最尤復号器
７の例について説明する。ここで、通信路５による変復
調方式は４相位相シフトキーイング変調方式であり、受
信側で３ビツト（８値）軟判定を施してから最尤復号を
行うとする。

第２図は本発明第一実施例におけるたたみ込み符号器３
の詳細なブロック構成図である。

入力端子１は直列並列変換器３０に接続される。

直列並列変換器３０は２ビツト構成のシフトレジスタ３
１．３２．３３に接続される。

シフトレジスタ３１は、その第１ビツトがモジュロ２加
算器３６に接続され、第２ビツトがモジュロ２加算器３
４．３５に接続される。シフトレジスタ３２は、その第
１ビツトがモジュロ２加算器３７に接続され、第２ビツ
トがモジュロ２加算器３５．３６に接続される。シフト
レジスタ３３は、その第２ビツトがモジュロ２加算器３
４．３５．３６．３７に接続される。

ここで、第１ビツトとは直列並列変換器３０から直接に
データを受は取るビットであり、第２ビツトとは第１ビ
ツトからデータを受は取るビットである。

モジュロ２加算器３４．３５．３６．３７の出力は並列
並列変換器３８に接続される。並列並列変換器３８の■
およびＱチャネル出力は、それぞれ出力端子４０．４１
に接続される。

入力端子１に入力された原データ系列りを、Ｄ−（Ｄｏ
、Ｄｌ、Ｄ２、Ｄ３、Ｄ４−・−）とする。Ｄｔは時刻
ｔの原データを示す。

このときモジュロ２加算器３４．３５．３６．３７は、
それぞれ、 Ｔ　１　＝　Ｄ　ｏ　　　　　＋Ｄ　ｚＴ　２　＝Ｄｏ
　＋　Ｄｌ　　＋　ＤｔＴ　３　＝　　　　Ｄｔ　　＋
　Ｄｚ　＋　０３Ｔ４　　　　　　　　Ｄ２　　　　＋
Ｄ。

のたたみ込み符号を生成する。「＋」はモジュロ２の加
算を示す。さらに、シフトレジスタをｌビットだけシフ
トしたときの状態では、 ＴＩ’　　＝Ｄ３　　　　　　＋ｌ）。

Ｔ２’　　＝Ｄ：Ｉ　　＋Ｄａ　　＋［）。

Ｔ３’　　＝　　　　　ＤＪ　　＋［）、＋［）６Ｔ４
’　　＝　　　　　　　　　Ｄ５　　　　＋［）。

のたたみ込み符号を生成する。

これらのたたみ込み符号は、並列並列変換器３８により
４−２並列並列変換が施され、出力端子４ｏ、４１から
、それぞれ、 １＝（ＴＩ、Ｔ３、ＴＩ’　、Ｔ３’　、−）Ｑ＝（Ｔ
２、Ｔ４、Ｔ２’　、Ｔ４’　、−・−）のふたつの符
号系列で出力される。

すなわち本実施例のたたみ込み符号器３は、第１）図に
示した従来例のたたみ込み符号器に対応しているが、１
）　、Ｑｇ　、１４　、Ｑｓ−・を生成せずに、 ■＝　（Ｉｏ　、Ｑｌ　、　■３　、Ｑ４、−・１．３
ｎ、Ｑ、、＋１．、−） Ｑ＝　　（Ｑｏ　　、　Ｉｔ　　、Ｑ３　、　Ｉｓ　　
、−−−Ｑ　３＋１・　　１３＋ｓ◆２・　゛）の符号
系列を出力する。この遷移図を第３図に示す。

本実施例は、第１）図の従来例と比較してモジュロ２加
算器４２．４３を含まず、この結果、通信路５上での符
号化率Ｒ′が３／４となる。モジュロ２加算器４２．４
３を省略したことによる符号は、これを省略することに
より生じる誤り訂正の効果の劣化が最も小さいものを選
択する。

このようにして生成されたたたみ込み符号は、■チャネ
ル信号およびＱチャネル信号として、例えば４相位相シ
フトキーイング変調が施されて、通信路５を通して受信
側に伝送される。受信側では、通信路５で雑音が混入し
た受信信号を、Ｉ、Ｑチャネルでそれぞれ３ビツト（８
値）軟判定信号で量子化し、符号同期信号とともに最尤
復号器７に入力する。ここでは、符号同期信号を２ビツ
トの信号とする。したがって、最尤復号器７には合計８
ビツトの信号が入力される。

第４図はこの符号を復号する最尤復号器のブロック構成
図を示す。

入力端子７０．７１．７２はブランチ尤度演算用のＲＯ
Ｍ７３０に接続される。ＲＯＭ７３０はＤフリソプフロ
フブ７３１に接続される。ＲＯＭ７３０およびＤフリッ
プフロップ７３１はブランチ尤度演算回路７３を構成す
る。Ｄフリップフロップ７３１は速度変換用のＦ　Ｉ　
Ｆ　Ｏ（ｆｉｒｓｔ−ｉｎ　ｆｉｒｓｔ−ｏｕｔ）メモ
リ７４０に接続される。ＦＩＦＯメモリ７４０はＤフリ
ップフロップ７４１　に接続される。ＦＩＦＯメモリ７
４０およびＤフリップフロップ７４１が速度変換回路７
４を構成する。Ｄフリップフロップ７４１はバス尤度演
算回路７５に接続される。パス尤度演算回路７５はバス
メモリ回路７６に接続される。パスメモリ回路７６は復
号出力決定回路７７に接続される。復号出力決定回路７
７は出力端子９に接続される。

第５図はこの最尤復号器の動作タイムチャートを示す。

入力端子７０．７１にはそれぞれ■、Ｑチャネルのたた
み込み符号が入力され、入力端子７２には二つの符号同
期信号Ｉ、■が入力される。符号同期信号■の周期は通
信路５の伝送りロック周期に一致しており、符号同期信
号■は符号同期信号Ｉの二倍の周期をもつ。

ブランチ尤度演算回路７３は、例えば２５６ワード×８
ビツトのＲＯＭ７３０が２個と、１６ビツトのＤフリッ
プフロップ７３１が２個とにより構成され、入力符号が
１３ｒｉ、Ｑ３ｎのときには符号同期信号■に従ってブ
ランチ尤度信号Ｂ３゜を出力し、入力符号がＱ３．、。

い　Ｉ３ｎ。２のときには符号同期信号Ｉに従ってブラ
ンチ尤度信号Ｂ３ｎ。いＢ　３ｎ＊２を出力する。この
ブランチ尤度信号は、第３図に示したたたみ込み符号の
状態遷移に従って計算される受信信号の尤度であり、４
組の４ビット信号で構成される１６ビツトの信号である
。

速度変換回路７４は、ＦＩＦＯメモリ７４０を用いてブ
ランチ尤度信号の速度を変換する。すなわち、ブランチ
尤度演算回路７３の出力タイミングでＦＩＦＯメモリ７
４０にブランチ尤度信号を書き込み、これを原データ系
列の速度に等しいクロックで読み出す。読み出されたブ
ランチ尤度信号は、Ｄフリップフロップ７４１を介して
、パス尤度演算回路７５に供給される。

パス尤度演算回路７５、パスメモリ回路７６および復号
出力決定回路７７は、従来例の最尤復号器と同様にして
、ビタビアルゴリズムにより誤り訂正復号の処理を施し
、出力端子９に復号データを出力する。

次に本発明の第二実施例として、 原たたみ込み符号の符号化率： に０／ｎ、＝７／１４＝、１／２ 拘束長　：に＝７ 通信路５上の符号化率： ｋｏ　／　ｎｏ　”　７　／　８ のたたみ込み符号器３およびこれに対応する最尤復号器
７の例について説明する。

第６図は第二実施例におけるたたみ込み符号器のブロッ
ク構成図である。このたたみ込み符号器は第１２図のた
たみ込み符号器に対応する。

入力端子１は直列並列変換器３００に接続される。

直列並列変換器３００は直列のデータ系列を７系列に分
配し、それぞれ２ビツト構成のシフトレジスタ３１０．
３１）．３１２．３１３．３１４．３１５および３１６
に出力する。

モジュロ２加算器３２０の入力には、シフトレジスタ３
１０．３１）．３１３．３１４．３１６の第２ビツトが
接続される。モジュロ２加算器３２１の入力には、シフ
トレジスタ３１０．３１３．３１４．３１５．３１６の
第２ビツトが接続される。モジュロ２加算器３２２の入
力には、シフトレジスタ３１）．３１２．３１４．３１
５の第２ビツトおよびシフトレジスタ３１０の第１ビツ
トが接続される。モジュロ２加算器３２３の入力には、
シフトレジスタ３１２．３１３．３１５．３１６の第１
ビツトおよびシフトレジスタ３１）の第１ビツトが接続
される。

モジュロ加算器３２４の入力には、シフトレジスタ３１
３．３１４．３１６の第２ビツトと、シフトレジスタ３
１０．３１２の第１ビツトとに接続される。モジュロ２
加算器３２５の入力には、シフトレジスタ３１４の第２
ビツトと、シフトレジスタ３１０．３１）．３１２．３
１３の第１ビツトとが接続される。モジュロ２加算器３
２６の入力には、シフトレジスタ３１５．３１６の第２
ビツトと、シフトレジスタ３１）．３１２．３１４の第
１ビツトとが接続される。モジュロ２加算器３２７の入
力には、シフトレジスタ３１６の第２ビツトと、シフト
レジスタ３１２．３１３．３１４．３１５の第１ビツト
とが接続される。

モジュロ２加算器３２０〜３２７の出力は並列並列変換
器３８０に接続される。並列並列変換器３８０は出力端
子４０．４１に接続される。

並列並列変換器３８０は、モジュロ２加算器３２０〜３
２７の出力を８−２並列並列変換する。これにより、出
力端子４０には、モジュロ２加算器３２０．３２２．３
２４．３２６の出力が、Ｉチャネル符号として順次出力
される。また、出力端子４１には、モジュロ２加算器３
２１．３２３．３２５．３２７の出力がＱチャネル符号
として出力される。

ここで、第１２図に示した従来例たたみ込み符号器の出
力するＩ、Ｑチャネル符号が、 ■＝（Ｉｏ、■１、■２、・・・） Ｑ＝（Ｑｏ　、Ｑ＋　、Ｑｚ　、’−’）とすると、本
実施例が出力する［、Ｑチャネル符号は、 Ｉ　＝　　（−−一、　Ｉ　７ｎＸ　Ｉ　７ｎ＋Ｉ、　
ｒｔｎ。３、　Ｉ　？　１）−５−−−）Ｑ＝　　（−
−−１Ｑｔｎｓ　　Ｉｆｆ？ｌ＋□、Ｑ、Ｉ、ヤ６、Ｑ
　ｑ　１）−　ｂ−−−１である。

このたたみ込み符号器に対応する復号器は、第４図に示
した最尤復号器と同等の構成で実現できる。ただし、パ
ス尤度演算回路７５、パスメモリ回路７６、復号出力決
定回路７７は、符号化率１／２、拘束長に＝７のたたみ
込み符号用のものを用いる。

第７図は最尤復号器の動作タイムチャートである。この
図には、第１２図に示した従来例のたたみ込み符号器に
より得られる符号系列を併記した。

原符分化率、拘束長および通信路における符号化率の値
は以上の実施例の値に限定されるものではなく、他の値
でも同様に本発明を実施できる。

また、データ処理装置のソフトウェアで同等の処理を実
現しても、同様に本発明を実施できる。

〔発明の効果〕

以上説明したように、本発明の誤り訂正符号装置は、符
号シンボルの消去、ダミービットの挿入および複雑なタ
イミング制御の必要なしに、パンクチャド方式の誤り訂
正符号装置と同等の効果を得ることができる。したがっ
て、伝送能率が高（誤り訂正の効果が大きい誤り訂正符
号装置を実現でき、特に、少ない帯域で高品質のディジ
タルデータを伝送できる大きな効果がある。

【図面の簡単な説明】 第１図は本発明実施例誤り訂正符号装置のブロック構成
図。 第２図は本発明第一実施例に用いられるたたみ込み符号
器のブロック構成図。 第３図は状態遷移図。 第４図は本発明第一実施例に用いられる最尤復号器のブ
ロック構成図。 第５図は最尤復号器の動作タイムチャート。 第６図は本発明第二実施例に用いられるたたみ込み符号
器のブロック構成図。 第７図は最尤復号器の動作タイムチャート。 第８図は第一の従来例たたみ込み符号器のブロック構成
図。 第９図は状態遷移図。 第１０図は従来例ビタビ復号器のブロック構成図。 第１）図は第二の従来例たたみ込み符号器のブロック構
成図。 第１２図は第三の従来例たたみ−込み符号器のブロック
構成図。 第１３図は従来例パンクチャド方式の誤り訂正符号装置
のブロック構成図。 第１４図は受信側の詳細なブロック構成図。 １・・・入力端子、３・・・たたみ込み符号器、３０．
３００・・・直列並列変換器、３１〜３３．３１０〜３
１８・・・シフトレジスタ、３４〜３７．３２０〜３３
１．４２．４３・・・モジュロ２加算器、３８．３８０
．４４・・・並列並列変換器、４０．４１・・・出力端
子、５・・・通信路、７・・・最尤復号器、７０〜７２
・・・入力端子、７３・・・ブランチ尤度演算回路、７
３０・・・ＲＯＭ、７３１・・・Ｄフリップフロップ、
７４・・・速度変換回路、７４０・・・ＦＩＦＯメモリ
、７４１・・・Ｄフリップフロップ、７５・・・パス尤
度演算回路、７６・・・パスメモリ回路、７７・・・復
号出力決定回路、９・・・出力端子、１０・・・原たた
み込み符号器、１）・・・符号シンボル消去回路、１２
・・・消去パターン保持回路、１３・・・ダミーシンボ
ル挿入回路、１３０・・・受信データ入力端子、１３１
・・・速度変換回路、１３２・・・ダミーシンボル保持
回路、１４・・・挿入パターン保持回路、１５・・・最
尤復号器、１６・・・符号同期信号入力端子。 特許出願人　日本電信電話株式会社１、−’−２代理人
　弁理士　井　出　直　孝：、’、　　’−１づ）−・
、ノ 第１０図 茅二の従来例たたみ込み符号器 第１）図 第三の従来例たたみ込み符号器 第１２図 パンクチャド方式誤り訂正符号装置 第１３図

Claims (3)

【特許請求の範囲】
1. （１）送信側に配置され、入力された原データをたたみ
   込み符号化するたたみ込み符号器と、 受信側に配置され、受信した符号データの尤度を演算し
   て送信側の原データを推定する最尤復号器と を備えた誤り訂正符号装置において、 上記たたみ込み符号器は、符号化率ｋ＿０／ｎ＿１（ｋ
   ＿０、ｎ＿１は自然数）のたたみ込み符号を生成する生
   成多項式の所定の項を除いた多項式で符号化率ｋ＿０／
   ｎ＿０（ｎ＿０はｋ＿０＜ｎ＿０＜ｎ＿１なる自然数）
   のたたみ込み符号を生成する手段を含み、上記最尤復号
   器は、受信したｎ＿０個の符号データからｎ＿１個の尤
   度を求めて符号化率ｋ＿０／ｎ＿１に対応した最尤復号
   を行う手段を含む ことを特徴とする誤り訂正符号装置。
2. （２）たたみ込み符号を生成する手段は、 入力された原データ系列をｋ＿０個の系列に分配する直
   列並列変換器と、 この直列並列変換器の出力を蓄えるｋ＿０個のシフトレ
   ジスタと、 これらのシフトレジスタが蓄えたデータをたたみ込み符
   号の生成多項式に対応してたたみ込み符号を生成するｎ
   ＿０個のモジュロ２加算器とを含む特許請求の範囲第（
   １）項に記載の誤り訂正符号装置。
3. （３）最尤復号を行う手段は、 受信したｎ＿０の符号データからｎ＿１個の尤度を求め
   るブランチ尤度を演算するブランチ尤度演算回路と、 このブランチ尤度演算回路の出力を原データの信号速度
   に変換する速度変換回路と、 符号化率ｋ＿０／ｎ＿１に対応して原データを推定する
   手段と を含む特許請求の範囲第（１）項に記載の誤り訂正符号
   装置。