KR100195177B1 - 트렐리스 부호화 변조시스템 - Google Patents

트렐리스 부호화 변조시스템 Download PDF

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Abstract

본 발명은 길쌈부호기와 트렐리스 부호화 변조시스템을 공개한다. 그 부호기는 윗단의 현재 입력 비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트를 모듈로-2합하여 3비트의 출력 비트중 제1비트를 출력하기 위한 제1가산수단, 윗단의 한번 지연된 입력 비트와 두 번 지연된 입력 비트 그리고 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단, 윗단의 현재 입력 비트와 아랫단의 한번 지연된 입력 비트의 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단으로 구성되어 있다. 그 시스템은 데이터를 입력하여 부호화하는 부호화 수단, 나머지 부호화되지 않은 비트와 상기 부호화 수단을 통하여 부호화된 비트를 입력하여 소정의 비트로 변환하는 맵핑 수단, 상기 맵핑수단으로부터 출력되는 비트 신호를 변조하는 변조수단, 상기 부호화 수단과 상기 맵핑 수단을 제어하기 위한 제어신호를 발생하는 제어수단으로 구성된다. 따라서 회로가 간략화되어 집적화가 용이하고 속도가 개선된다.

Description

트렐리스 부호화 변조시스템
제1도는 종래의 트렐리스 부호화 변조시스템의 블럭도를 나타내는 것이다.
제2도는 종래의 트렐리스 부호화 변조시스템의 신호 성상을 나타내는 것이다.
제3도는 본 발명의 트렐리스 부호화 변조시스템의 블럭도를 나타내는 것이다.
제4도는 제3도의 길쌈부호기의 일실시에의 블럭도를 나타내는 것이다.
제5도는 제4도에 다른 상태표를 나타내는 것이다.
제6도는 제3도의 길쌈부호기의 다른 실시예의 블럭도를 나타내는 것이다.
제7도는 제6도에 따른 상태표를 나타내는 것이다.
제8도는 제3도의 프리맵퍼의 일실시예의 블럭도를 나타내는 것이다.
제9도는 제8도에 따른 신호 성상을 나타내는 것이다.
제10도는 제9도에 따른 신호점 비트 출력표를 나타내는 것이다.
제11도는 제3도의 프리맵퍼의 다른 실시에의 블럭도를 나타내는 것이다.
제12도는 제11도에 따른 신호 성상을 나타내는 것이다.
제13도는 제12도에 따른 신호점 비트 출력표를 나타내는 것이다.
제14도는 제3도의 프리맵퍼의 또 다른 실시에의 블럭도를 나타내는 것이다.
제15도는 제14도에 따른 신호 성상을 나타내는 것이다.
제16도는 제15도에 따른 신호점 비트 출력표를 나타내는 것이다.
* 도면의 주요부분에 대한 부호의 설명
210 : 8상태 부호비 2/3의 길쌈부호기 220: 32개의 신호점을 발생시키는 프리맵퍼
230 : 변조기 240: 동기 제어 회로
310,320,330 : 길쌈부호기 형태1의 구성에 필요한 메모리 340,350,360 : 모듈로-2 합 계산소자
410,420,430 : 길쌈부호기 형태2의 구성에 필요한 메모리 440,450,460 : 모듈로-2 합 계산소자
500 : 신호 성상 형태1에 대한 신호점 출력표에 따른 프리맵퍼 600 : 신호 성상 형태2에 대한 신호점 출력표에 따른 프리맵퍼
700 : 신호 성상 형태3에 대한 신호점 출력표에 따른 프리맵퍼
본 발명은 트렐리스 부호화 변조시스템중 디지털 자기 기록 재생시 발생하는 에러에 대해 에러 정정 능력을 갖고 있는 부호화 신호를 발생하고 이들 각각에 해당하는 진폭과 위상을 갖는 디지털 데이터로 변환시켜주는 장치에 관한 것이다.
트렐리스 부호화 변조 시스템은 G.Ungerboeck에 의해 리던던트를 가지는 트렐리스 부호화 변조(Trellis-Coded Modulation with redundant), 1987.2, IEEE., COM.Mag.pp5-21에서 처음으로 발표되었다.
제1도는 32교차 신호 집합(cross signal set)을 갖는 비선형 8상태 Ungerboeck 부호(code)에 대한 부호기의 블록도를 나타내는 것으로, 데이터 원(110), 길쌈부호기(120), 신호점 선택회로(140), 부집합 선택회로(130), 및 변조기(150)으로 구성되어 있다.
제1도에 있어서, 데이터 원(110)에서 전달된 데이터중 2비트(102)는 길쌈부호기(120)를 통해 1비트의 리던던트 비트를 추가하여 3비트(103)를 출력한다. 3비트의 출력(103)은 제2도에 나타낸 것과 같은 32교차 신호 성상 (32 cross signal constellation)에서 Ungerboeck 방식에 의해 집합 분할(set partition)된 8개의 부집합(subset) 중 하나를 선택하여 신호점 선택기(140)에 출력하며, 이때 부집합은 4개의 신호점을 포함하게 된다. 이러한 부집합에서 2비트의 부호화되지 않은 비트(101)에 의해 전송될 신호점이 선택되어 변조기(150)으로 전송된다. 이러한 신호점 선택기(140)의 출력은 집합 분할을 통해 각 심볼에 진폭과 위상을 지정함으로써 각 심볼을 재배치한 것이다. 재배치된 신호점 값들은 변조기(150)에서 레벨 값으로 변환되고 특정 반송파에 실려 채널로 전송된다. 이러한 트렐리스 부호화 변조기의 부호화 방식은 입력된 데이터를 신호 공간에서 심볼간 유클리디안 거리가 최대가 되도록 부호화하기 때문에 대역폭이 한정되는 경우 대역폭을 늘리지 않고도 기존의 에러 정정 시스템보다 높은 부호화 이득을 얻을수 있다. 그러나, 신호 성상에서 부집합을 선택하고 부집합에서 신호점을 선택하는 과정이 각각 분리되어 있기 때문에 회로의 구현 및 집적화에는 개선의 여지가 있다.
본 발명의 목적은 새로운 발생 다항식을 가진 길쌈부호기를 제공하는데 있다.
본 발명의 다른 목적은 상기 길쌈부호기를 이용한 트렐리스 부호화 변조시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 회로의 구현 및 집적화가 용이한 트렐리스 부호화 변조시스템을 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 길쌈부호기는 윗단의 현재 입력비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단, 윗단의 한번 지연된 입력 비트와 두 번 지연된 입력 비트 그리고 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단, 윗단의 현재 입력 비트와 아랫단의 한번 지연된 입력 비트의 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단으로 구성되거나
윗단의 현재 입력 비트와 아랫단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단, 윗단의 한번 지연된 입력비트와 아랬단의 현재 입력비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단, 윗단의 현재 입력 비트와 윗단의 한번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트, 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트를 아랫단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트를 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단으로 구성되어 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 트렐리스 부호화 변조시스템은 데이터를 입력하여 부호화하는 부호화 수단, 나머지 부호화되지 않은 비트와 상기 부호화 수단을 통하여 부호화된 비트를 입력하여 소정의 비트로 변환하는 맵핑 수단, 상기 맵핑 수단으로부터 출력되는 비트 신호를 변조하는 변조 수단, 상기 부호화 수단과 상기 맵핑 수단을 제어하기 위한 제어신호를 발생하는 제어수단으로 구성되어 있다.
첨부된 도면을 참고로하여 본 발명의 길쌈부호기와 트렐리스 부호화 변조시스템을 설명하면 다음과 같다.
제3도는 본 발명의 트렐리스 부호화 변조시스템의 블록도를 나타내는 것으로 길쌈부호기(210), 동기 제어회로(240), 프리맵퍼(220), 및 변조기(230)으로 구성되어 있다.
제3도에 있어서, 네 개의 심볼 데이터중 두 개의 심볼 데이터(202)는 8상태, 부호비 2/3의 길쌈부호기(210)의 입력으로 인가되어 하나의 리던던트 비트를 첨가한 후 3비트의 심볼(205)을 출력한다. 여기서, 길쌈부호기(210)는 새로이 구성한 생성 다항식을 적용하여 두 가지 형태로 구성하였다. 프리맵퍼(220)는 부호화되지 않은 2비트(210)와 상기 길쌈부호기(210)의 3비트 출력신호(205)를 입력하여 각 입력에 해당하는 신호점에 대한 두성분의 디지털 값, 즉, In-phase 성분과 Quadrature-Phase 성분의 값을 출력한다. 변조기(230)는 상기 프리맵퍼(220)의 출력신호(206,207)를 입력하여 변조한다. 그리고 동기 제어 회로(240)는 상기 길쌈부호기(210)와 프리맵퍼(220)의 동작을 제어하게 되는데 적용되는 시스템에 따라 그 시스템의 동기 신호에 따라서 동작이 수행된다. 이것은 유효 데이터와 동기신호 발생시의 동기 데이터를 구분하여 처리하기 위해서이다.
본 발명을 좀 더 상세하게 설명하면 다음과 같다.
출력되는 신호점들은 I축상의 비트심볼과 Q축상의 비트심볼에 따라 각각 다른 진폭과 위상을 갖게 된다. 이러한 프리맵퍼(220)는 신호 성상형태에 따라 달리 구성될 수 있으며 본 발명에서는 3가지 신호 성산 형태를 제시하였기 때문에 세가지 프리맵퍼를 구성하였다. 또한, 본 발명에서 사용한 8상태, 부호비-2/3 길쌈부호기(210)는 새로운 발생 다항식을 구성하여 적용한 비선형 길쌈부호기이며 이에 대한 두 길쌈부호기의 형태를 나타내었다.
본 발명에서는 기존의 부집합 선택장치에서의 불필요한 계산과정 및 회로 구성 요인을 제거하기 위하여 제3도에서와 같이 두 선택회로(130,140) 대신 하나의 조합 논리 회로 즉, 프리맵퍼(220)를 이용하여 바로 진폭과 위상을 갖는 신호점 값들을 출력한다.
또한, 길쌈부호기(210)를 구성하는데 있어서 기존의 굳-코드(Good Code)를 사용하지 않고 새로운 발생 다항식을 구성하고 이에 대한 성능을 검증한 뒤에 이를 채택하였다. 발생 다항식 구성은 부호비 2/3 비선형 길쌈부호기에 대해 행해졌으며 구성후 검증은 최소 해밍거리, 에러 정정 능력, 그리고 부호기가 카타스트로픽(catastropic)에러 전달 특성의 소유 유무등을 판단근거로 하여 수행된다. 참고적으로 카타스트로픽(catastropic)에러 전달 특성은 하나의 에러가 부호기 출력에 무한정 영향을 미치는 특성으로 이러한 특성을 갖지않는 경우 굳-코드(Good Code)라고 한다.
이상의 검증을 통해, 본 발명에서는 두가지 길쌈부호기를 제시하였으며 이를 제4도와 제6도에 나타내었다. 이에 대한 발생 다항식은 부호기 형태 1의 경우,
이다. 두 부호기에 대한 상태 천이표는 제5도와 제7도에 각각 나타내었다. 각 길쌈부호기는 세 개의 메모리 소자와 이러한 발생 다항식에 따라 모듈로-2합의 연결 형태로 구성되어 있다. 프리맵퍼는 32신호 성상을 형태를 기준으로 구성하였으며 역시 3가지 성상형태를 선택하였다. 이러한 세가지 형태는 각각 제9도, 제12도, 제15도에 나타내었다. 32신호 성산 형태에서 집합-분할은 Ungerboeck 방식에 따라 수행되었으며, 신호점 맵핑순서는 길쌈부호기에 대한 트렐리스도의 특성상 에러 정정 능력이 높게끔 지정되었다. 즉, 길쌈부호기 특성상, 현재 상태에서 다음 상태로 천이할 때 발생되는 출력 값은 크게 두가지 심볼들의 그룹으로 나뉘어지기 때문에 다음 상태로 천이 할 때 이 두 그룹간에 서로 상대 그룹의 출력값을 출력할 확률은 거의 없다. 따라서, 두 심볼 그룹간의 유클리디안 거리는 최소거리를 유지해도 무방하지만 각 그룹내의 심볼간 거리는 최대거리를 유지해야한다. 이러한 기준을 근거로 하여 신호점순서를 지정하였으며 이에 따른 세가지 신호 성산형태 및 신호 출력 테이블을 각각 제9도, 제10도, 제12도, 제13도, 제15도, 제16도에 나타내었다. 프리맵퍼의 논리 조합회로는 신호 출력테이블을 근거로 카나프 맵(Karnaugh map)을 이용하여 간략화하고 게이트수가 작은 논리 게이트로 구성하였다. 프리 맵퍼의 출력 형태는 신호점의 In-Phase 성분과 Quadrature-Phase 성분으로 나누어 디지털 심볼형태로 출력한다.
변조기(230)에서는 프리맵퍼에서 출력된 디지털 심볼을 신호 레벨 값으로 변환하고 이를 특정 반송파에 실어 전송하게 된다. 또한 본 발명은 디지털 VCR의 자기 기록 재생에 적용한 트렐리스 부호화 변조 방식의 부호기에 대한 것이기 때문에, 디지털 VCR시스템의 특성상 입력된 유효 데이터 심볼들과 이들 유효 심볼들간의 경계신호인 동기 신호를 구별하여 처리 해야할 필요가 있으므로 이 동기 신호에 따라 길쌈부호기 및 프리맵퍼의 동작 여부를 결정해주는 동기 제어회로(240)를 첨가 하였다.
제4도는 제3도의 길쌈부호기의 일실시예의 블록도를 나타내는 것이다.
제4도에 있어서, 세 개의 메모리 소자(310,320,330;M1,M2,M3)와 발생 다항식에 따라 모듈로-2합의 연결 형태로 구성되어 있다. 2비트의 입력데이타(301,302)를 출력데이타(306,307,308)로 출력하기 위한 것으로, 입력 데이터(301)를 저장하고 출력하기 위한 메모리(310;M1), 입력 데이터(302)를 저장하고 출력하기 위한 메모리(330:M3), 상기 메모리(310)의 출력신호(303)을 저장하고 출력하기 위한 메모리(320;M2), 상기 메모리(320;M2)의 출력신호(304)와 상기 입력 데이터(301,302)의 출력신호들, 및 상기 메모리(330;M3)의 출력신호를 더하여 출력데이타(306)을 출력하기 위한 모듈로-2 가산기(340), 상기 메모리(320;M2)의 출력신호(304)와 상기 메모리(310;M1)의 출력신호(303), 및 상기 입력 데이터(302)를 가산하여 출력신호(307)를 출력하기 위한 모듈로-2 가산기(350), 상기 입력 데이터(301)과 상기 메모리(330;M3)의 출력신호(305)를 가산하여 출력신호(308)을 출력하기 위한 모듈로-2 가산기(360)으로 구성되어 있다. 3비트의 출력 신호중 첫 번째 비트(306)는 윗단의 현재 입력 비트(301)과 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트(304), 및 아랫단의 나머지 현재 입력 비트(302) 및 아랫단의 한번 지연된 입력 비트, 즉 한 시스템 클럭이전의 입력 비트를 각각 모듈로-2합한 값이다. 또한, 두 번째 비트(307) 역시, 윗단의 한번 지연된 입력 비트(303)과 두 번 지연된 입력 비트(304), 및 아랫단의 현재 입력 비트(302)의 모듈로-2합한 값이며, 세 번째 출력비트(308)는 윗단의 현재 입력 비트(301)과 아랫단의 한번 지연된 입력 비트(305)의 모듈로-2합 값이다.
제5도는 제4도에 따른 상태표를 나타내는 것이다.
이 신호들은 각각 서로 해밍거리가 3이상이며 특성상 비카타스트로픽 에러 전달특성을 갖는다.
제6도는 제3도의 길쌈부호기의 다른 실시예의 블록도를 나타내는 것이다.
제6도에 있어서, 세 개의 메모리 소자(410,420,430;M1,M2,M3)와 발생 다항식에 따라 모듈로-2합의 연결 형태로 구성되어 있다. 2비트의 입력 데이터(401,402)를 출력 데이터(406,407,408)을 출력하기 위한 것으로 입력 데이터(401)를 저장하고 출력하기 위한 메모리(310;M1), 입력 데이터(402)를 저장하고 출력하기 위한 메모리(420;M3), 상기 메모리(420)의 출력신호(404)을 저장하고 출력하기 위한 메모리(430;M2), 상기 메모리(410;M1)의 출력신호(403)와 상기 입력 데이터(401,402), 및 상기 메모리(430;M3)의 출력신호(405)를 더하여 출력데이타(406)을 출력하기 위한 모듈로-2 가산기(440), 상기 메모리(410;M1)의 출력신호(403)와 상기 입력 데이터(402)를 가산하여 출력신호(407)를 출력하기 위한 모듈로-2 가산기(450), 상기 입력 데이터(402)과 상기 메모리(410,420,430;M1,M2,M3)의 출력신호들(403,404,405)를 가산하여 출력신호(408)을 출력하기 위한 모듈로-2 가산기(460)으로 구성되어 있다. 3비트의 출력 신호중 첫 번째 비트(406)는 윗단의 현재 입력 비트(401)와 윗단의 한번 지연된 입력 비트(403), 즉 두 시스템 클럭이전의 입력 비트(304), 및 아랫단의 나머지 현재 입력 비트(302) 및 아랫단의 한번 지연된 입력 비트, 즉, 한 시스템 클럭이전의 입력 비트를 각각 모듈로-2 합한 값이다. 또한, 두 번째 비트(307) 역시, 윗단의 한번 지연된 입력 비트(303)과 두 번 지연된 입력 비트(304), 및 아랫단의 현재 입력 비트(302)의 모듈로-2합한 값이며, 세 번째 출력 비트(308)는 윗단의 현재 입력 비트(301)과 아랫단의 한번 지연된 입력 비트(305)의 모듈로-2합한 값이다.
제7도는 제6도에 따른 상태표를 나타내는 것이다.
이 신호들은 각각 서로 해밍거리가 3이상이며 특성상 비카타스트로픽 에러 전달특성을 갖는다.
각 길쌈부호기는 세 개의 메모리 소자와 이러한 발생 다항식에 따라 모듈로-2합(modulo-2 sum)의 연결 형태로 구성되어 있다.
제8도는 제3도의 프리맵퍼의 일실시예의 블록도를 나타내는 것이다.
제8도에 있어서, 2비트의 부호화되지 않은 비트(201)와 길쌈부호기(210)의 3비트의 출력신호(202)를 입력하여 8비트의 출력신호를 출력한다.
제9도는 제8도의 I-Phase와 Q-Phase성분을 나타내는 그래프이다.
제9도에 있어서, 프리맵퍼를 통하여 입력되는 신호의 I-Phase 성분과 Q-Phase 성분을 나타내는 것이다.
제10도는 제8도의 프리맵퍼의 입력 데이터에 대한 I-Phase와 Q-Phase성분의 출력 데이터를 나타내는 것이다.
제11도는 제3도에 나타낸 프리맵퍼의 다른 실시예를 나타내는 것이다.
제11도에 나타낸 프리맵퍼는 2비트의 부호화 되지 않은 비트(201)와 3비트의 길쌈부호기의 출력비트(202)를 입력하여 3비트의 I-Phase 성분과 3비트의 Q-Phase 성분의 데이터를 출력하는 것을 나타내는 것이다.
제12도는 5비트의 입력 데이타에 대한 6비트의 출력 데이타의 I-Phase 성분과 Q-Phase 성분의 데이터를 나타내는 그래프이다.
제13도는 제11도에 나타낸 프리맵퍼의 입력 데이타에 대한 출력 데이타의 관계를 나타내는 표이다. 즉, 입력 데이타는 32가지 형태의 신호가 나타날 수 있으며 그에 따른 출력 데이타의 형태를 나타내는 것이다.
제14도는 제3도의 또 다른 형태의 프리맵퍼를 나타내는 것이다.
제14도는 제8도에 나타낸 프리맵퍼의 입력과 출력 데이타 비트의 수가 동일하다. 그러나, 그 입력 데이타에 대한 출력 데이타가 다르게 나타난다.
제15도는 제14도에 나타낸 프리맵퍼의 입력 데이타에 대한 I-Phase성분과 Q-Phase성분을 나타내는 그래프이다.
제16도는 제14도에 나타낸 프리맵퍼의 입력 데이타에 대한 출력 데이타의 관계를 나타내는 표이다. 즉, 입력 데이타가 입력이 되면 어떠한 출력 데이타가 나타나는 지를 나타내는 표이다.
본 발명에서의 프리맵퍼는 이러한 신호점 출력테이블을 근거로하여 구성한 조합 논리 회로이기 때문에 신호 성상마다 별도로 설계해야하며, 출력 형태 역시 세가지 모두 같은 32신호 성산이라 하더라도 구성 형태에 따라 달라질 수 있다. 본 발명의 경우 제8도와 제14도의 프리맵퍼의 경우는 4비트 심볼을 출력하지만 제11도에 나타낸 프리맵퍼의 경우는 세비트 심볼을 출력한다.
따라서, 조합 논리 회로로 구성된 프리맵퍼로 입력되는 다섯 심볼 비트는 신호점 출력 테이블에 따라 바로 해당 신호점 값을 출력하게 된다. 이러한 In=phase 출력과 Quadrature-phase 출력은 변조기에 입력되어 각각 신호 레벨 값으로 변환되고 이러한 신호 레벨 값들은 반송파에 실려 결합된 다음 채널을 통해 전송되는 것이다. 이때 반송파는 5.7㎒의 사인파와 코사인파가 사용되는데 In-phase성분의 레벨값은 코사인파에 실리고 Quadrature-phase 성분의 레벨값은 사인파에 실려 각각 변조된 후 결합되어 전송된다.
본 발명의 트렐리스 부호화 변조시스템은 입력된 데이터를 특정 신호 성산의 신호점으로 변환시킬 때 디지털 자기 기록 공간상 심볼들간의 유클리디안 거리가 최대가 되게끔 부호화되어 맵핑되기 때문에 대역폭이 한정되는 경우, 대역폭을 늘리지 않고도 기존의 해밍거리를 이용한 에러 정정 시스템보다 훨씬 높은 부호화 이득을 얻을 수 있다. 또한 트렐리스 부호화 변조시스템의 하드웨어 규모를 축소화 할 수 있으므로 집적화가 용이하고 신호점 배치시 메모리 소자를 쓰지 않기 때문에 속도면에서도 상당한 효과를 얻을 수 있다.

Claims (8)

  1. 윗단의 현재 입력 비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트 및 아랫단의 한 번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트를 모듈로-2합하여 3비트의 출력 비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력 비트와 두 번 지연된 입력 비트 그리고 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단; 윗단의 현재 입력 비트와 아랫단의 한번 지연된 입력 비트의 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단을 구비한 것을 특징으로하는 길쌈부호기.
  2. 상기 부호화 수단은 윗단의 현재 입력 비트와 아랫단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트를 모듈로-2합하여 3비트의 출력 비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력 비트와 두 번 지연된 입력 비트 그리고 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단; 윗단의 현재 입력 비트와 윗단의 한번 지연된 입력 비트, 즉 한 시스템 클럭이전의 입력 비트, 아랫단의 한번 지연된 입력 비트, 즉 한 시스템 클럭이전의 입력 비트, 아랫단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트를 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단을 구비한 것을 특징으로하는 길쌈부호기.
  3. 데이터를 입력하여 부호화하는 부호화 수단; 나머지 부호화되지 않은 비트와 상기 부호화 수단을 통하여 부호화된 비트를 입력하여 소정의 비트로 변환하는 맵핑 수단; 상기 맵핑 수단으로부터 출력되는 비트 신호를 변조하는 변조수단; 상기 부호화 수단과 상기 맵핑 수단을 제어하기 위한 제어신호를 발생하는 제어수단을 구비한 것을 특징으로 하는 트렐리스 부호화 변조시스템.
  4. 제3항에 있어서, 상기 부호화 수단은 윗단의 현재 입력 비트와 윗단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트 및 아랫단의 한번 지연된 입력 비트 즉, 한 시스템 클럭이전의 입력 비트를 모듈로-2합하여 3비트의 출력비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력 비트와 두 번 지연된 입력 비트 그리고 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단; 윗단의 현재 입력 비트와 아랫단의 한번 지연된 입력 비트의 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단을 구비한 것을 특징으로 하는 트렐리스 부호화 변조시스템.
  5. 제3항에 있어서, 상기 부호화 수단은 윗단의 현재 입력 비트와 아랫단의 두 번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트, 그리고 아랫단의 나머지 현재 입력 비트를 모듈로-2합하여 3비트의 출력 비트중 제1비트를 출력하기 위한 제1가산수단; 윗단의 한번 지연된 입력 비트와 아랫단의 현재 입력 비트의 모듈로-2합하여 두 번째 출력 비트를 출력하기 위한 제2가산수단: 윗단의 현재 입력 비트와 윗단의 한번 지연된 입력 비트, 즉 한 시스템 클럭이전의 입력 비트, 아랫단의 한번 지연된 입력 비트, 즉 두 시스템 클럭이전의 입력 비트를 모듈로-2합하여 세 번째 출력 비트를 출력하기 위한 제3가산수단을 구비한 것을 특징으로하는 트렐리스 부호화 변조시스템.
  6. 제3항에 있어서, 상기 맵핑수단은 2비트의 부호화되지 않은 비트와 3비트의 부호화된 비트를 입력하여 8비트의 출력 비트를 출력하기 위한 아래의 입출력표를 만족하기 위한 수단으로 구성된 것을 특징으로하는 트렐리스 부호화 변조시스템.
  7. 제3항에 있어서, 상기 맵핑수단은 2비트의 부호화되지 않은 비트와 3비트의 부호화된 비트를 입력하여 8비트의 출력 비트를 출력하기 위한 아래의 입출력표를 만족하기 위한 수단으로 구성된 것을 특징으로하는 트렐리스 부호화 변조시스템.
  8. 제3항에 있어서, 상기 맵핑수단은 2비트의 부호화되지 않은 비트와 3비트의 부호화된 비트를 입력하여 6비트의 출력 비트를 출력하기 위한 아래의 입출력표를 만족하기 위한 수단으로 구성된 것을 특징으로하는 트렐리스 부호화 변조시스템.
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