JPH0715356A - 畳み込み符号器およびトレリス符号化変調システム - Google Patents

畳み込み符号器およびトレリス符号化変調システム

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JPH0715356A
JPH0715356A JP5355484A JP35548493A JPH0715356A JP H0715356 A JPH0715356 A JP H0715356A JP 5355484 A JP5355484 A JP 5355484A JP 35548493 A JP35548493 A JP 35548493A JP H0715356 A JPH0715356 A JP H0715356A
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JP5355484A
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Hyun-Woo Park
賢宇 朴
Jun-Tin Gong
駿鎭 孔
Tak-Hun Lee
卓勳 李
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H03M13/256—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with trellis coding, e.g. with convolutional codes and TCM
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    • H04L27/00—Modulated-carrier systems
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    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/3405—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power
    • H04L27/3416—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes

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Abstract

(57)【要約】 【目的】 新しい発生多項を有する畳み込み符号器およ
び回路の具現および集積化が容易なトレリス符号化変調
システムを提供する。 【構成】 上段の現在入力ビットと上段の二回遅延され
た入力ビット，下段の残りの現在入力ビット及び下段の
一回遅延された入力ビットをモジュロ−２和して３ビッ
トの出力ビット中第１ビットを出力するための第１加算
手段，上段の一回遅延された入力ビットと２回遅延され
た入力ビットそして下段の現在入力ビットをモジュロ−
２和して二番目の出力ビットを出力するための第２加算
手段，上段の現在入力ビットと下段の一回遅延された入
力ビットをモジュロ−２和して三番目の出力ビットを出
力するための第３加算手段より構成された畳み込み符号
器を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，畳み込み符号器および
トレリス符号化変調システムに係り，特に，ディジタル
磁気記録再生の際発生するエラーに対しエラー訂正能力
を有している符号化信号を発生しこれらそれぞれに当た
る振幅と位相を有するディジタルデータに変換する装置
に適用される畳み込み符号器およびトレリス符号化変調
システムに関する。
【０００２】
【従来の技術】トレリス符号化変調システムはＧ．Ｕｎ
ｇｅｒｂｏｅｃｋにより“冗長を有するトレリス符号化
変調（Ｔｒｅｌｌｉｓ−Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉ
ｏｎｗｉｔｈ ｒｅｄｕｎｄａｎｔ）”，１９８７．
２，ＩＥＥＥ．，Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｍａｇ
ａｚｉｎｅ，ｐｐ５−２１で始めて発表された。
【０００３】図１５は，３２交叉信号集合を有する非線
形８状態Ｕｎｇｅｒｂｏｅｃｋ符号に対する符号器のブ
ロック図であり，データ源１１０，畳み込み符号器１２
０，信号点選択器１４０，副集合選択器１３０および変
調器１５０より構成されている。図１５において，畳み
込み符号器１２０はデータ源１１０から伝達されたデー
タ中２ビットデータ１０２に冗長ビットを加え３ビット
１０３を出力する。３ビットの出力１０３は，図１６に
示すような３２交叉信号星状でＵｎｇｅｒｂｏｅｃｋ方
式により集合分割された８個の副集合中の一つを選択し
選択された副集合は信号点選択器１４０に出力する。こ
の際副集合は４個の信号点を含む。
【０００４】このような副集合で２ビットの符号化され
ていないビット１０１により伝送される信号点が選択さ
れ変調器１５０に伝送される。このような信号点選択器
１４０の出力は集合分割を通じて各シンボルに振幅と位
相を指定することにり再配置される。再配置された信号
点値は変調器１５０によりレベル値に変換され特定搬送
波に載せられチャネルに伝送される。このようなトレリ
ス符号化変調器の符号化方式は入力されたデータを信号
空間でシンボル間のユークリッド（ｅｕｃｌｉｄｅａ
ｎ）距離が最大限となるように符号化するので帯域幅が
限定される場合，帯域幅を伸ばさず既存のエラー訂正シ
ステムより高い符号化利得が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら，上記従
来の技術によれば，信号星状で副集合を選択し，副集合
で信号点を選択する過程がそれぞれ分離されているのた
め，回路の具現および集積化に改善の余地があるという
問題点があった。
【０００６】本発明は上記に鑑みてなされたものであっ
て，新しい発生多項を有する畳み込み符号器を提供する
ことを目的とする。
【０００７】また，本発明は上記に鑑みてなされたもの
であって，前記畳み込み符号器を利用したトレリス符号
化変調システムを提供することを目的とする。
【０００８】また，本発明は上記に鑑みてなされたもの
であって，回路の具現および集積化が容易なトレリス符
号化変調システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するために，上段の現在入力ビットと上段の二回遅延
された入力ビット，下段の残りの現在入力ビットおよび
下段の一回遅延された入力ビットをモジュロ−２和して
３ビットの出力ビットの中，第１出力ビットを出力する
ための第１加算手段と，上段の一回遅延された入力ビッ
トと二回遅延された入力ビットそして下段の現在入力ビ
ットをモジュロ−２和して二番目の出力ビットを出力す
るための第２加算手段と，上段の現在入力ビットと下段
の一回遅延された入力ビットをモジュロ−２和して三番
目の出力ビットを出力するための第３加算手段より構成
されたり，上段の現在入力ビットと下段の二回遅延され
た入力ビット，下段の残りの現在出力ビットをモジュロ
−２和して３ビットの出力ビットの中，第１ビットを出
力するための第１加算手段と，上段の一回遅延された入
力ビットと下段の現在入力ビットをモジュロ−２和して
二番目の出力ビットを出力するための第２加算手段と，
上段の現在入力ビットと上段の一回遅延された入力ビッ
ト，下段の一回遅延された入力ビット，下段の二回遅延
された入力ビットをモジュロ−２和して三番目の出力ビ
ットを出力するための第３加算手段から構成された畳み
込み符号器を提供するものである。
【００１０】また，本発明は上記の目的を達成するため
に，データを入力し符号化する符号化手段と，残りの符
号化されていないビットと前記符号化手段を通じて符号
化されたビットを入力し所定のビットに変換するマッピ
ング手段と，前記マッピング手段から出力されるビット
信号を変調する変調手段と，前記符号化手段と前記マッ
ピング手段を制御するための制御手段より構成されたト
レリス符号化変調システムを提供するものである。
【００１１】
【作用】本発明の畳み込み符号器およびトレリス符号化
変調システムにおいて，入力されたデータを特定信号星
状の信号点に変換させる時，ディジタル磁気記録空間上
シンボル間のユークリッド距離が最大となるように符号
化されマッピングされるので帯域幅が限定される場合，
帯域幅を伸ばさなくても既存のハミング距離を利用した
エラー訂正システムより一層高い符号化利得が得られ
る。
【００１２】
【実施例】以下，添付した図面に基づき本発明を詳細に
説明する。図１は本発明のトレリス符号化変調システム
のブロック図を示し，畳み込み符号器２１０，同期制御
回路２４０，プリマップァー（ｐｒｅ−ｍａｐｐｅｒ）
２２０および変調器２３０より構成されている。
【００１３】図１において，８状態符号比２／３の畳み
込み符号器２１０はデータ源（図示せず）から伝送され
たデータ中２ビットデータ２０２に冗長ビットを追加し
３ビットデータ２０５を出力する。ここで，畳み込み符
号器２１０は新たに構成した生成多項式を適用し２種類
の形に構成した。プリマップァー２２０は符号化されて
いない２ビット信号２０１と前記畳み込み符号器２１０
の３ビット出力信号２０５を入力し各入力に当たる信号
点に対する両成分のディジタル値即ち，Ｉ−位相（Ｉｎ
−Ｐｈａｓｅ）成分とＱ−位相（Ｑｕａｄｒａｔｕｒｅ
−Ｐｈａｓｅ）成分の値を出力する。
【００１４】変調器２３０は前記プリマップァー２２０
の出力信号２０６，２０７を入力して変調する。そし
て，同期制御回路２４０は前記畳み込み符号器２１０と
プリマップァー２２０の動作を適用されるシステムの同
期信号により制御する。これは有効データと同期信号発
生の際の同期データを区分して動作を遂行するためであ
る。
【００１５】本発明を更に詳細に説明すれば次の通りで
ある。出力される信号点はＩ軸上のビットシンボルとＱ
軸上のビットシンボルによりそれぞれ異なる振幅と位相
を有する。このようなプリマップァー２２０は信号星状
形により異に構成されることができ，本発明では３種類
の信号星状形が提示され３種類のプリマップァーが設計
された。また，本発明で使用した８状態，符号比２／３
畳み込み符号器２１０は新たな発生多項式を構成して適
用した非線形の畳み込み符号器であり，これに対する両
畳み込み符号器の形を示した。
【００１６】本発明では既存の副集合選択装置での不必
要な計算過程および回路構成を取り除くために図１の場
合のように二つの選択回路１３０，１４０の代わりに一
つの組合論理回路即ち，プリマップァー２２０を利用し
直ちに振幅と位相を有する信号点値を出力する。
【００１７】また，畳み込み符号器２１０を構成するこ
とにおいて，既存のグッドコード（Ｇｏｏｄ Ｃｏｄ
ｅ）を使用せず新しい発生多項式を構成しこれに対する
性能を検証した後にこれを採択した。発生多項式構成は
符号比２／３非線形畳み込み符号器に対し行われ，構成
の後検証は最小ハミング距離，エラー訂正能力，符号器
がカタストロピック（ｃａｔａｓｔｒｏｐｉｃ）エラー
伝達特性を判断根拠とし遂行される。参照に，カタスト
ロピックエラー伝達特性は一つのエラーが符号器出力に
無限に影響を及ぼす特性でこのような特性を有しない場
合グッドコードという。
【００１８】以上の検証を通じて，本発明では２種類の
畳み込み符号器を提示しこれを図２と図４に示した。
【００１９】これに対する発生多項式は符号器形態１の
場合， であり，
【００２０】符号器形態２の場合， である。
【００２１】両符号器に対する状態遷移表は図３と図５
にそれぞれ示した。各畳み込み符号器は三つのメモリ素
子とこのような発生多項式によりモジュロ−２和の連結
形態より構成されている。プリマップァーは３２信号星
状を基準とし構成し，同様に３種類の星状形態を選択し
た。このような３種類の形はそれぞれ図７，図１０，図
１３に示した。
【００２２】３２信号星状で集合−分割はＵｎｇｅｒｂ
ｏｅｃｋ方式により遂行され，信号点マッピング順序は
畳み込み符号器に対するトレリス図の特性上エラー訂正
能力が高くなるように指定された。即ち，畳み込み符号
器特性上，現在状態から次の状態に遷移する時発生する
出力値は大きく２種類のシンボルのグループに分けられ
るので次の状態に遷移する時この両グループ間に互いに
相対グループの出力値を出力する確率はほぼない。
【００２３】従って，両シンボルグループ間のユークリ
ッド距離は最小距離を保っても良いが各グループ内のシ
ンボル間の距離は最大距離を維持すべきである。このよ
うな基準を根拠とし信号点順序を指定しこれによる３挿
類の信号星状形および信号出力テーブルをそれぞれ図
７，図８，図１０，図１１，図１３，図１４に示した。
プリマップァーの論理組合回路は信号出力テーブルを根
拠でＫａｒｎａｕｇｈマップを利用して簡略でゲート数
の少ない論理ゲートより構成した。プリマップァーの出
力形は信号点のＩ−位相成分とＱ−位相成分で分けディ
ジタルシンボル形として出力する。
【００２４】変調器２３０ではプリマップァーから出力
されたディジタルシンボルを信号レベル値に変換しこれ
を特定搬送波に載せて伝送する。
【００２５】また，本発明はディジタルＶＣＲの磁気記
録再生装置に適用したトレリス符号化変調方式の符号器
に対するものなので，ディジタルＶＣＲシステムの特性
上入力された有効データシンボルとこれら有効シンボル
間の境界信号である同期信号を区別して処理すべき必要
があるので，この同期信号により畳み込み符号器および
プリマップァーの動作を決定する同期制御回路２４０を
添加した。
【００２６】図２は図１の畳み込み符号器の一実施例の
ブロック図を示す。図２において，三つのメモリ素子
（Ｍ１〜Ｍ３）３１０〜３３０と発生多項式によりモジ
ュロ−２和の連結形で構成されている。２ビットの入力
データ３０１，３０２を出力データ３０６，３０７，３
０８に出力するためのものであり，入力データ３０１を
指定し出力するためのメモリ（Ｍ１）３１０，入力デー
タ３０２を貯蔵し出力するためのメモリ（Ｍ３）３３
０，前記メモリ３１０の出力信号３０３を貯蔵し出力す
るためのメモリ（Ｍ２）３２０，前記メモリ（Ｍ２）３
２０の出力信号３０４と前記入力データ３０１，３０２
の出力信号および前記メモリ（Ｍ３）３３０の出力信号
を加え出力データ３０６を出力するためのモジュロ−２
加算器３４０，前記メモリ（Ｍ２）３２０の出力信号３
０４と前記メモリ（Ｍ１）３１０の出力信号３０３およ
び前記入力データ３０２を加算し出力信号３０７を出力
するためのモジュロ−２加算器３５０，前記入力データ
３０１と前記メモリ（Ｍ３）３３０の出力信号３０５を
加算し出力信号３０８を出力するためのモジュロ−２加
算器３６０より構成されている。
【００２７】３ビットの出力信号の中一番目のビット３
０６は上段の現在ビット入力３０１と上段の二回遅延さ
れた入力ビット，即ち二つのシステムクロック以前の入
力ビット３０４および下段の残りの現在入力ビット３０
２および下段の一回遅延された入力ビット３０５即ち，
一つのシステムクロック以前の入力ビットをモジュロ−
２和した値である。また，二番目のビット３０７も同様
に，上段の一回遅延された入力ビット３０３と二回遅延
された入力ビット３０４および下段の現在入力ビット３
０２のモジュロ−２和した値であり三番目の出力ビット
３０８は上段の現在入力ビット３０１と下段の一回遅延
された入力ビット３０５のモジュロ−２和値である。
【００２８】図３は図２による状態表を示す。この信号
は非カタストロピックェラー伝達特性を有し信号のハミ
ング距離は３以上である。
【００２９】図４は図１の畳み込み符号器の他の実施例
のブロック図を示す。図４において，畳み込み符号器は
三つのメモリ素子（Ｍ１〜Ｍ３）４１０〜４３０と発生
多項式によりモジュロ−２和の連結形で構成されてい
る。２ビットの入力データ４０１，４０２を出力データ
４０６，４０７，４０８を出力するためのものであり，
入力データ４０１を貯蔵し出力するためのメモリ（Ｍ
１）４１０，入力データ４０２を貯蔵し出力するための
メモリ（Ｍ２）４２０，前記メモリ４２０の出力信号４
０４を貯蔵し出力するためのメモリ（Ｍ３）４３０，前
記入力データ４０１，４０２および前記メモリ（Ｍ３）
４３０の出力信号４０５を加え出力データ４０６を出力
するためのモジュロ−２加算器４４０，前記メモリ４１
０；Ｍ１の出力信号４０３と前記入力データ４０２を加
算し出力信号４０７を出力するためのモジュロ−２加算
器４５０，前記入力データ４０１と前記メモリ（Ｍ１〜
Ｍ３）４１０〜４３０の出力信号４０３，４０４，４０
５を加算し出力信号４０８を出力するためのモジュロ−
２加算器４６０より構成されている。
【００３０】３ビットの出力信号の中一番目のビット４
０６は上段の現在入力ビット４０１および下段の残りの
現在入力ビット４０２および下段の二回遅延された入力
ビット４０５即ち，二つのシステムのクロック以前の入
力ビットをそれぞれモジュロ−２和した値である。ま
た，二番目のビット４０７も同様に，上段の一回遅延さ
れた入力ビット４０３と，下段の現在入力ビット４０２
のモジュロ−２和した値である。三番目の出力ビット４
０８は上段の現在入力ビット４０１と一回遅延された入
力ビット４０３，下段の一回遅延された入力ビット４０
４と二回遅延された入力ビット４０５のモジュロ−２和
した値である。
【００３１】図５は図４による状態表を示す。この信号
は非カタストロピックエラー伝達特性を有し信号のハミ
ング距離は３以上である。各畳み込み符号器は三つのメ
モリ素子とこのような発生多項式によりモジュロ−２和
の連結形で構成されている。
【００３２】図６は図１のプリマップァーの一実施例の
ブロック図を示す。図６において，２ビットの符号化さ
れていないビット２０１と畳み込み符号器２１０の３ビ
ットの出力信号２０２を入力し８ビットの出力信号を出
力する。
【００３３】図７は図６のＩ−位相とＱ−位相成分を示
すグラフである。図７において，プリマップァーを通じ
て入力される信号のＩ−位相成分とＱ−位相成分を示
す。
【００３４】図８は図６のプリマップァーの入力データ
に対するＩ−位相とＱ−位相成分の出力データを示す。
【００３５】図９は図１に示したプリマップァーの他の
実施例を示す。図９に示したプリマップァーは２ビット
の符号化されていないビット２０１と３ビットの畳み込
み符号器の出力ビット２０２を入力し３ビットのＩ−位
相成分と３ビットのＱ−位相成分のデータを出力するこ
とを示す。
【００３６】図１０は５ビットの入力データに対する６
ビットの出力データのＩ−位相成分とＱ−位相成分のデ
ータを示すグラフである。
【００３７】図１１は図９に示したプリマップァーの入
力データに対する出力データの関係を示す表である。即
ち，入力データは３２種類の形の信号が現れることがで
き，それによる出力データの形を示す。
【００３８】図１２は図１のまた他の形のプリマップァ
ーを示す。図１２と図６に示したプリマップァーの入力
と出力データビットの数が同一である。しかしながら，
その入力データに対する出力データが異に現れる。
【００３９】図１３は図１２に示したプリマップァーの
入力データに対するＩ−位相成分とＱ−位相成分を示す
グラフである。
【００４０】図１４は図１２に示したプリマップァーの
入力データに対する出力データの関係を示す表である。
即ち，入力データが入力されればどんな出力データが現
れるかを示す表である。
【００４１】本発明ではプリマップァーはこのような信
号点出力テーブルを根拠として構成した組合論理回路な
ので信号星状毎に別に設計すべきであり，出力形も同様
に３種類の場合が全て同じ３２信号星状としても構成形
により異なることができる。本発明の場合，図６と図１
２のプリマップァーの場合は４ビットシンボルを出力す
るが，図９に示したプリマップァーの場合は３ビットシ
ンボルを出力する。
【００４２】従って，組合論理回路より構成されたプリ
マップァーに入力される五つのシンボルビットは信号点
出力テーブルにより直ちに当たる信号点値を出力する。
このようなＩ−位相出力とＱ−位相出力は変調器に入力
されそれぞれ信号レベル値に変換されこのような信号レ
ベル値は搬送波に載せられ結合された後チャネルを通じ
て伝送される。この際，搬送波は５．７ＭＨｚのサイン
波のコサイン波が用いられるがＩ−位相成分のレベル値
はコサイン値に載せられＱ位相成分のレベル値はサイン
波に載せられそれぞれ変調された後伝送される。
【００４３】
【発明の効果】本発明の畳み込み符号器およびトレリス
符号化変調システムは，入力されたデータを特定信号星
状の信号点に変換させる時ディジタル磁気記録空間上シ
ンボル間のユークリッド距離が最大となるように符号化
されマッピングされるので帯域幅が限定される場合，帯
域幅を伸ばさなくても既存のハミング距離を利用したエ
ラー訂正システムより一層高い符号化利得が得られる。
また，トレリス符号化変調システムのハードウェア規模
が縮小化できるので集積化が容易であり信号点配置の際
メモリ素子を用いないので速度面でも相当な効果が得ら
れる。
【図面の簡単な説明】
【図１】本発明のトレリス符号化変調システムのブロッ
ク図を示す。
【図２】図１の畳み込み符号器の一実施例のブロック図
を示す。
【図３】図２に示した畳み込み符号器による状態表を示
す。
【図４】図１の畳み込み符号器の他の実施例のブロック
図を示す。
【図５】図４に示した畳み込み符号器による状態表を示
す。
【図６】図１のプリマップァーの一実施例のブロック図
を示す。
【図７】図５に示したプリマップァーの信号星状を示
す。
【図８】図７の信号星状による信号点ビット出力表を示
す。
【図９】図１のプリマップァーの他の実施例のブロック
図を示す。
【図１０】図９による信号星状を示す。
【図１１】図１０の信号星状による信号点出力表を示
す。
【図１２】図１１のプリマップァーのまた他の実施例の
ブロック図を示す。
【図１３】図１２のプリマップァーの信号星状を示す。
【図１４】図１３による信号点出力表を示す。
【図１５】従来のトレリス符号化変調システムのブロッ
ク図を示す。
【図１６】図１５に示した従来のトレリス符号化変調シ
ステムの信号星状を示す。
【符号の説明】
２１０ ８状態符号比２／３の畳み込み符号器 ２２０ ３２個の信号点を発生させるプリマップァー ２３０ 変調器 ２４０ 同期制御回路 ３１０，３２０，３３０ 畳み込み符号器形態１の構
成に必要なメモリ ３４０，３５０，３６０ モジュロ−２和計算素子 ４１０，４２０，４３０ 畳み込み符号器形態２の構
成に必要なメモリ ４４０，４５０，４６０ モジュロ−２和計算素子 ５００ 信号星状形態１に対する信号点出力表による
プリマップァー ６００ 信号星状形態２に対する信号点出力表による
プリマップァー ７００ 信号星状形態３に対する信号点出力表による
プリマップァー

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 上段の現在入力ビットと上段の二回遅延
    された入力ビット，下段の残りの現在入力ビットおよび
    下段の一回遅延された入力ビットをモジュロ−２和して
    ３ビットの出力ビットの中，第１ビットを出力するため
    の第１加算手段と，上段の一回遅延された入力ビットと
    二回遅延された入力ビットそして下段の現在入力ビット
    をモジュロ−２和して二番目の出力ビットを出力するた
    めの第２加算手段と，上段の現在入力ビットと下段の一
    回遅延された入力ビットをモジュロ−２和して三番目の
    出力ビットを出力するための第３加算手段を具備したこ
    とを特徴とする畳み込み符号器。
  2. 【請求項２】 上段の現在入力ビットと下段の二回遅延
    された入力ビット，そして下段の残りの現在入力ビット
    をモジュロ−２和して３ビットの出力ビットの中，第１
    ビットを出力するための第１加算手段と，上段の一回遅
    延された入力ビットと下段の現在入力ビットをモジュロ
    −２和して二番目の出力ビットを出力するための第２加
    算手段と，上段の現在入力ビットと上段の一回遅延され
    た入力ビット，下段の一回遅延された入力ビット，下段
    の二回遅延された入力ビットをモジュロ−２和して三番
    目の出力ビットを出力するための第３加算手段を具備し
    たことを特徴とする畳み込み符号器。
  3. 【請求項３】 データを入力し符号化する符号化手段
    と，残りの符号化されていないビットと前記符号化手段
    を通じて符号化されたビットを入力し所定のビットに変
    換するマッピング手段と，前記マッピング手段から出力
    されるビット信号を変調する変調手段と，前記符号化手
    段と前記マッピング手段を制御するための制御手段を具
    備したことを特徴とするトレリス符号化変調システム。
  4. 【請求項４】 前記符号化手段は，上段の現在入力ビッ
    トと上段の二回遅延された入力ビット，下段の残りの現
    在入力ビットおよび下段の一回遅延された入力ビットを
    モジュロ−２和して３ビットの出力ビット中第１ビット
    を出力するための第１加算手段と，上段の一回遅延され
    た入力ビットと二回遅延された入力ビットそして下段の
    現在入力ビットをモジュロ−２和して二番目の出力ビッ
    トを出力するための第２加算手段と，上段の現在入力ビ
    ットと下段の一回遅延された入力ビットをモジュロ−２
    和して三番目の出力ビットを出力するための第３加算手
    段を具備したことを特徴とする請求項３記載のトレリス
    符号化変調システム。
  5. 【請求項５】 前記符号化手段は，上段の現在入力ビッ
    トと下段の二回遅延された入力ビット，下段の残りの現
    在入力ビットをモジュロ−２和して３ビットの出力ビッ
    トの中第１ビットを出力するための第１加算手段と，上
    段の一回遅延された入力ビットと下段の現在入力ビット
    をモジュロ−２和して二番目の出力ビットを出力するた
    めの第２加算手段と，上段の現在入力ビットと上段の一
    回遅延された入力ビット，下段の一回遅延された入力ビ
    ット，下段の二回遅延された入力ビットをモジュロ−２
    和して三番目の出力ビットを出力するための第３加算手
    段を具備したことを特徴とする請求項３記載のトレリス
    符号化変調システム。
  6. 【請求項６】 前記マッピング手段は，２ビットの符号
    化されていないビットと３ビットの符号化されたビット
    を入力し８ビットの出力ビットを出力するための下記の
    入出力表を満たすための手段より構成されたことを特徴
    とする請求項３記載のトレリス符号化変調システム。
  7. 【請求項７】 前記マッピング手段は，２ビットの符号
    化されていないビットと３ビットの符号化されたビット
    を入力し８ビットの出力ビットを出力するための下記の
    入出力表を満たすための手段より構成されたことを特徴
    とする請求項３記載のトレリス符号化変調システム。
  8. 【請求項８】 前記マッピング手段は，２ビットの符号
    化されていないビットと３ビットの符号化されたビット
    を入力し６ビットの出力ビットを出力するための下記の
    入出力表を満たすための手段より構成されたことを特徴
    とする請求項３記載のトレリス符号化変調システム。
JP5355484A 1992-12-31 1993-12-27 畳み込み符号器およびトレリス符号化変調システム Pending JPH0715356A (ja)

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