JP2009526415A - デュアル伝送ストリームをエンコーディングするトレリスエンコーダ - Google Patents

デュアル伝送ストリームをエンコーディングするトレリスエンコーダ Download PDF

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Abstract

デジタル放送用伝送ストリームをトレリスエンコーディングするトレリスエンコーダに関し、より詳細には、アメリカ向け地上波ＤＴＶシステムであるＡＴＳＣ ＶＳＢ方式の受信性能をアップするため、付加基準信号が挿入された伝送ストリームを生成して送信する送信システムに適用され、伝送ストリームをトレリスエンコーディングし、トレリスエンコーディングを行う前に効率よく初期化が行えるトレリスエンコーディング装置及びその方法を提供する。
本発明に係るトレリスエンコーダは、第１ないし第３メモリ、外部制御信号に応じて伝送ストリーム内の所定の第１ビット及び第１メモリに保存された保存値のうち一つを選択的に出力する第１ＭＵＸ,第１ＭＵＸから出力される出力値と第１メモリに保存された保存値とを加算して出力し、加算結果値を第１メモリに保存する第１加算器、外部制御信号に応じて伝送ストリーム内の所定の第２ビット及び第２メモリに保存された保存値の一つを選択的に出力する第２ＭＵＸ、及び第２ＭＵＸの出力値と第１メモリに保存された保存値を加算して第３メモリに保存する第２加算器とを含む。

Description

本発明はデジタル放送用伝送ストリームをトレリスエンコーディングするトレリスエンコーダに関し、さらに詳しくは、アメリカ向け地上波ＤＴＶシステムであるＡＴＳＣ ＶＳＢ方式の受信性能を向上させるために、付加基準信号が挿入された伝送ストリームを生成して送信する送信システムに適用され、伝送ストリームをトレリスエンコーディングするトレリスエンコーディング装置及びその方法に関する。
アメリカ向け地上波デジタル放送システムであるＡＴＳＣ ＶＳＢ方式はシングルキャリア方式であり、３１２セグメント単位でフィールド同期信号(field sync)が使われている。これにより、劣悪なチャネル、特にドッフラーフェージングチャネルで受信性能が不良である。
図１は、一般のアメリカ向け地上波デジタル放送システムであって、ＡＴＳＣ ＤＴＶ規格による送受信器を示すブロック図である。図１のデジタル放送送信器はフィリップス（Philips）が提案したＥＶＳＢシステムであって、基準ＡＴＳＣ ＶＳＢシステムのノーマルデータ(Normal data)にロバストデータ(Robust data)を追加したデュアルストリーム(Dual stream)を形成して伝送できるように構成した方式である。
図１に示したように、デジタル放送送信器はデュアルストリームをランダム化させるランダム化部１１、伝送過程でチャネル特性によって発生するエラーを訂正するために伝送ストリームにパリティバイトを追加する連接符号化器(Concatenated coder)形態であるリードソロモンエンコーダ(Reed-Solomon encoder)１２、ＲＳエンコーディングされたデータを所定パターンによってインターリービングを行うインターリーバ１３及びインターリービングされたデータに対して２/３比率でトレリスエンコーディングを行って８レベルシンボルでマッピングを行うトレリスエンコーダ(2/3 rate trellis encoder)１４を含み、デュアルストリームに対してエラー訂正符号化を行う。
また、デジタル放送送信器はエラー訂正符号化が行われたデータに対して図２のデータフォーマットのようにフィールドシンク(field Sync)とセグメントシンク(Segment Sync)を挿入する多重化部１５及びセグメント同期信号とフィールド同期信号が挿入されたデータシンボルに所定のＤＣ値を付加してパイロットトーンを挿入しパルス成形してＶＳＢ変調を行い、ＲＦチャネル帯域の信号に変換(up-converting)して伝送する変調部１６を含む。
従って、デジタル放送送信器はノーマルデータとロバストデータを一つのチャネルに送信するデュアルストリーム方式によってノーマルデータとロバストデータがマルチプレクシングされ(図示せず)、ランダム化部１１に入力される。入力されたデータはランダム化部１１を介してデータランダム化し、ランダム化されたデータは外符号化器(Outer coder)であるリードソロモンエンコーダ１２を介して外符号化し、インターリーバ１３を介して符号化されたデータを分散させる。また、インターリービングされたデータを１２シンボル単位でトレリスエンコーディング部１４を介して内符号化して、内符号化されたデータに対して８レベルシンボルにマッピングした後、フィールド同期信号とセグメント同期信号を挿入し、その後パイロットトーンを挿入してＶＳＢ変調を行い、ＲＦ信号に変換して伝送するようになる。
一方、図１のデジタル放送受信器はチャネルを介して受信されたＲＦ信号を基底信号に変換するチューナ(図示せず)、変換された基底信号に対して同期検出及び復調を行う復調部２１と、復調された信号に対してマルチパスによって発生されたチャネル歪みを補償する等化部２２と、等化された信号に対してエラーを訂正し、シンボルデータに復号するビタビデコーダ２３と、デジタル放送送信器のインターリーバ１３によって分散されたデータを再整列するディインターリーバ２４と、エラーを訂正するＲＳデコーダ２５と、ＲＳデコーダ２５を介して訂正されたデータを逆ランダム化(derandomize)してＭＰＥＧ-２伝送ストリームを出力する逆ランダム化部２６とを含む。
従って、図１のデジタル放送受信器はデジタル放送送信器の逆過程でＲＦ信号を基底帯域に変換(Down-converting)し、変換された信号を復調及び等化した後チャネルデコーディングを行って原信号を復元する。
図２はアメリカ向けデジタル放送(8-VSB)システムのセグメント同期信号及びフィールド同期信号が挿入されたＶＳＢデータフレームを示す。同図に示すように、１つのフレームは２つのフィールドより構成され、１つのフィールドは一番目セグメントである１つのフィールド同期信号セグメント(field sync segment)と３１２個のデータセグメントで構成される。また、ＶＳＢデータフレームにおいて１つのセグメントは一つのＭＰＥＧ-２パケットに対応し、１つのセグメントは４シンボルのセグメント同期信号(segment sync)と８２８個のデータシンボルで構成される。
図２において、同期信号であるセグメント同期信号とフィールド同期信号はデジタル放送受信器側で同期及び等化のために使われる。すなわち、フィールド同期信号及びセグメント同期信号はデジタル放送送信器及び受信器との間で既知のデータであって、受信器側で等化を行う時に基準信号(Reference Signal)として使われる。
図１のアメリカ向け地上波デジタル放送システムは既存ＡＴＳＣ ＶＳＢシステムのノーマルデータにロバストデータを追加してデュアルストリームを形成して伝送できるように構成された方式で、既存のノーマルデータにロバストデータを共に伝送する。
しかし、図１のアメリカ向け地上波デジタル放送システムはロバストデータの追加によるデュアルストリーム伝送にも拘わらず、既存のノーマルデータストリーム伝送によるマルチパスチャネルにおける劣悪な受信性能を改善する効果は殆どないとの問題点がある。すなわち、ノーマルストリームの改善による受信性能の改善効果が殆どないとの問題点がある。また、ターボストリームについてもマルチパス環境下において受信性能の改善効果が大きくないとの問題点があった。
一方、ターボストリームの受信性能を改善するため、デュアル伝送ストリーム内に付加基準信号を挿入する技術が開発されている。これにより、付加基準信号が挿入されたデュアル伝送ストリームを適切にエンコーディングするための技術に対する必要性が高まりつつある。
韓国特許公開第１９９７−０７０１４６８号公報 韓国特許公開第２０００−００３４４６７号公報 韓国特許公開第２０００−００４５１４５号公報 韓国特許公開第２００５−００７７２５５号公報
本発明は前述した問題点を解決するために案出されたもので、その目的は、付加基準信号が挿入された伝送ストリームを生成して送信する送信システムに適用され、適切なタイミングに初期化を行った後伝送ストリームをトレリスエンコーディングすることによって、デュアル伝送ストリームを適切にエンコーディングできるトレリスエンコーダを提供することにある。
前述したような目的を達成するための本発明の一実施例によれば、伝送ストリームをトレリスエンコーディングするトレリスエンコーダにおいて、第１ないし第３メモリと、外部制御信号に応じて前記伝送ストリーム内の所定の第１ビット及び前記第１メモリに保存された保存値のうち一つを選択的に出力する第１ＭＵＸと、前記第１ＭＵＸから出力される出力値と前記第１メモリに保存された保存値とを加算して出力し、前記加算結果値を前記第１メモリに保存する第１加算器と、前記外部制御信号に応じて前記伝送ストリーム内の所定の第２ビット及び前記第２メモリに保存された保存値のうち一つを選択的に出力する第２ＭＵＸと、前記第２ＭＵＸの出力値と前記第１メモリに保存された保存値とを加算して前記第３メモリに保存する第２加算器と、を含む。
この場合、前記第２メモリは、前記第２加算器の加算結果値が前記第３メモリに保存されれば、前記第３メモリに既に保存されていた値がシフトされて保存される。
好ましくは、前記第１ＭＵＸは前記外部制御信号が初期化信号ならば前記第１メモリに保存された 保存値を選択して出力し、前記第１加算器は前記第１ＭＵＸの出力値及び前記第１メモリに保存された保存値を排他的論理和してその結果値を第１メモリに保存することができる。これによって、前記第１メモリを初期化させることができる。
また好ましくは、前記第１メモリが初期化されれば、前記第１メモリに既に保存されていた値が第１初期値として出力されることができる。
一方、前記第２ＭＵＸは前記外部制御信号が初期化信号ならば前記第２メモリに保存された保存値を選択して出力することができる。この場合、前記第２加算器は前記第２ＭＵＸの出力値及び前記第２メモリに保存された保存値を排他的論理和してその結果値を第３メモリに保存することによって、前記第３メモリを初期化させることができる。
前記第３メモリが初期化されれば、前記第２メモリに既に保存されていた値が第２初期値として出力されることができる。
一方、本発明の目的を達成するためのデュアル伝送ストリームをトレリスエンコーディングする方法において、第１ないし第３値を保存するステップと、外部制御信号に応じて前記デュアル伝送ストリーム内の所定の第１ビット及び前記第１保存値のうち一つとして第４値を選択的に出力するステップと、前記第４値と前記第１保存値とを加算して第５値を出力し、前記第１保存値を前記第５値に置き換えるステップと、前記外部制御信号に応じて前記伝送ストリーム内の所定の第２ビット及び前記第２保存値のうち一つとして第６値を出力するステップと、前記第６値と前記第２保存値を加算して第７値を出力するステップと、前記第３保存値を前記第７値に置き換えるステップと、前記第５、第６及び第７値をエンコーディング出力値として提供するステップとを含む。
また、前記既に保存された第２値を前記既に保存された第３値に置き換えるステップをさらに含むことができる。
また、前記外部制御信号を初期化信号として提供するステップと、前記第１値を前記第４値として選択的に出力するステップと、前記第４値及び前記第１値を排他的論理和するステップと、前記排他的論理和の結果値を第１値として保存して前記第１値を初期化させるステップとをさらに含むことができる。
また、前記外部制御信号を初期化信号として提供するステップと、前記第２値を前記第６値として選択的に出力するステップと、前記第６値及び前記第２値を排他的論理和するステップと、前記排他的論理和の結果値を第３値として保存して前記第３値を初期化させるステップとをさらに含むことができる。
以上述べたように、本発明に係るトレリスエンコーダは、付加基準信号が挿入された伝送ストリームを生成して送信する送信システムに適用され、伝送ストリームをトレリスエンコーディングすることができる。この場合、付加基準信号のエンコーディング前に初期化を行うことによって、付加基準信号が挿入された伝送ストリームを正常に処理して送信することができる。
以下、添付した図面に基づき本発明について詳しく説明する。
図３は本発明の一実施例によるトレリスエンコーダの構成を示す模式図である。図３によれば、本トレリスエンコーダは２つのＭＵＸ１１１、１１２、第１ないし第３メモリＳ０、Ｓ１、Ｓ２１１５、１１６、１１７、第１及び第２加算器１１３、１１４を含む。
図３に示したトレリスエンコーダは、付加基準信号が挿入されたデュアル伝送ストリームを受信してトレリスエンコーディングする。この場合、付加基準信号が挿入された領域をトレリスエンコーディングする直前に初期化を行う。すなわち、適応フィールド内部に初期化のために設けられたスタッピング領域に該当するストリームがトレリスエンコーダに入力されれば、初期化を行う。
初期化は外部制御信号に応じて決定される。具体的には、第１及び第２ＭＵＸ１１１、１１２には０または１の値を有する制御信号を入力でき、このうち制御信号１が初期化信号として使われ、制御信号０が一般動作信号として使える。
第１ＭＵＸ１１１は外部制御信号に応じて第１メモリＳ０１１５に保存された値と、伝送ストリーム上のビットＤ０の一つを選択して第１加算器１１３に出力する。具体的には、制御信号１入力された時はＳ２１１７に保存された値を出力し、制御信号０が入力された時はＤ０を出力する。Ｄ０とは伝送ストリーム内で初期化のために設けられたスタッピング領域に記録されたビットを意味する。
同様に、第２ＭＵＸ１１２は制御信号に応じて第２メモリＳ１１１６に保存された値と、入力されるビットＤ１のうち一つを選択して第２加算器１１４に出力する。具体的には、制御信号１が入力された時は第２メモリＳ１１１６に保存された値を出力し、制御信号０が入力された時はＤ１を出力する。Ｄ１も伝送ストリーム内で初期化のために設けられたスタッピング領域に記録されたビットを意味する。
第１加算器１１３は第１ＭＵＸ１１１の出力値と、第１メモリＳ０１１５保存値とを加算する。加算された結果値はＺ２として出力しつつ、かつ第１メモリＳ０１１５に保存される。
制御信号１が入力された場合、第１ＭＵＸ１１１は第１メモリＳ０１１５保存値を選択して出力するので、第１加算器１１３の二つの入力値は同じくなる。第１加算器は排他的論理和を行うので、その結果値は０になる。従って、第１メモリＳ０１１５には０が保存され初期化される。
この場合、既存に第１メモリＳ０１１５に保存されていた値は第１初期値Ｘ１として出力される。出力された第１初期値Ｘ１は初期化に伴うパリティ訂正作業に使用できる。
一方、第２ＭＵＸ１１２は制御信号１が入力された場合、第２メモリＳ１１１６に保存された値を選択して出力する。第２ＭＵＸ１１２の出力値は直ちにＺ１として出力しつつ、かつ第２加算器１１４にも提供される。また、第２ＭＵＸ１１２の出力値は第２初期値Ｘ９として外部に出力される。第２メモリＳ１１１６に保存された値は第２加算器１１４にも直接に提供される。第２加算器１１４も排他的論理和演算を行うので、その結果値は０になる。第２加算器１１４の演算結果値はそのまま第３メモリＳ２１１７に保存されるので、第３メモリＳ２１１７が０に初期化される。また、既存に第３メモリＳ２１１７に保存されていた値は第２メモリＳ１１１６にシフトされる。また、既存に第３メモリＳ２１１７に保存されていた値はＺ０として出力される。
この状態で再び制御信号１が入力されれば、第２メモリＳ１１１６には第３メモリＳ２１１７に保存された値、すなわち０がシフトされる。これにより、第２メモリＳ１１１６も初期化される。同時に、第２ＭＵＸ１１２は現在の第２メモリＳ１１１６に保存された値(すなわち、初期化以前に第３メモリＳ２１１７に保存されていた値)が第２初期値Ｘ０値として出力される。
初期化区間でない場合、制御信号０が第１及び第２ＭＵＸ１１１、１１２に出力される。これにより、Ｄ０、Ｄ１がそれぞれ選択されトレリスエンコーディングが行われる。
制御信号０または１は別に具備された制御信号生成部(図示せず)から受信できる。
以上述べたように初期化が行われると、トレリスエンコーダそれぞれは既に保存されていた内部メモリ値に対応する値を初期値として出力する。
一方、第２ＭＵＸ１１２側には二つのメモリ１１６、１１７が配置されるので、これらを初期化するためには制御信号２シンボルが求められる。そして、全体３つのメモリ１１５、１１６、１１７を用いて形成できる初期値状態は８種類(０００、１１１、００１、０１０、１００、１１０、１０１、０１１)が存在する。これにより、各初期値状態に対応するＸ０、Ｘ１値を用いてパリティを変更することができる。
本トレリスエンコーダの初期化過程は次の表を通じて具体的に説明することができる。
Figure 2009526415
 表１において、ｔ=０において制御信号(すなわち、リセット信号)が１になれば初期化が開始され、ｔ=２以後の時点ではＳ０、Ｓ１、Ｓ２が全て０になることが分かる。このように、２シンボルクロック区間の間初期化が完了することが分かる。
図４は本トレリスエンコーダにおいてエンコーディングするデュアル伝送ストリーム構成の一例を示す模式図である。図４によるデュアル伝送ストリームは、デュアル伝送 ストリーム１フィールドの３１２セグメントのパケット内にターボストリーム７８パケットを挿入した形態である。デュアル伝送ストリームは、ターボストリーム１パケット(188byte)とノーマルストリーム３パケット(188byte)形態である１:３比率で４パケットずつ繰り返して構成される。一方、デュアル伝送ストリームの３１２セグメント内にターボストリーム７０パケットを挿入した場合、デュアル伝送ストリームはターボストリーム１パケットとノーマルストリーム３パケット形態である１:３比率で４パケットずつ７０回繰り返され、残り３２パケットはノーマルストリームパケットで構成される。各パケットにはＳバイトサイズの付加基準信号(ＳＲＳ)が挿入されることによって、ターボストリームのサイズは１８２-Ｓバイトになる。
以上では本発明の望ましい実施例について示しかつ説明したが、本発明は前述した特定の実施例に限らず、請求の範囲で請求する本発明の要旨を逸脱しない範囲で当該発明の属する技術分野における通常の知識を有する者にとって多様な変形実施が可能であることは勿論、このような変形実施は本発明の技術的思想や展望から個別的に理解されてはならない。
従来のデジタル放送(ＡＴＳＣ ＶＳＢ)送受信システムの構成を示すブロック図である。 従来のＡＴＳＣ ＶＳＢデータのフレーム構造を示す例示図である。 本発明の一実施例によるトレリスエンコーダの構成を示す模式図である。 図３のトレリスエンコーダにおいてエンコーディングするデュアル伝送ストリーム構造の一例を示す模式図である。
符号の説明
１１１ 第１ＭＵＸ
１１２ 第２ＭＵＸ
１１３ 第１加算器
１１４ 第２加算器
１１５ 第１メモリ
１１６ 第２メモリ
１１７ 第３メモリ

Claims (12)

  1. 伝送ストリームをトレリスエンコーディングするトレリスエンコーダにおいて、
    第１ないし第３メモリと、
    外部制御信号に応じて前記伝送ストリーム内の所定の第１ビット及び前記第１メモリに保存された保存値のうち一つを選択的に出力する第１ＭＵＸと、
    前記第１ＭＵＸから出力される出力値と前記第１メモリに保存された保存値とを加算して出力し、前記加算結果値を前記第１メモリに保存する第１加算器と、
    前記外部制御信号に応じて前記伝送ストリーム内の所定の第２ビット及び前記第２メモリに保存された保存値のうち一つを選択的に出力する第２ＭＵＸと、
    前記第２ＭＵＸの出力値と前記第１メモリに保存された保存値とを加算して前記第３メモリに保存する第２加算器とを含むことを特徴とするトレリスエンコーダ。
  2. 前記第２メモリは、
    前記第２加算器の加算結果値が前記第３メモリに保存されれば、前記第３メモリに既に保存されていた値がシフトされて保存されることを特徴とする請求項１に記載のトレリスエンコーダ。
  3. 前記第１ＭＵＸは前記外部制御信号が初期化信号ならば前記第１メモリに保存された 保存値を選択して出力し、前記第１加算器は前記第１ＭＵＸの出力値及び前記第１メモリに保存された保存値を排他的論理和してその結果値を第１メモリに保存することによって、前記第１メモリを初期化させることを特徴とする請求項２に記載のトレリスエンコーダ。
  4. 前記第１メモリが初期化されれば、前記第１メモリに既に保存されていた値が第１初期値として出力されることを特徴とする請求項３に記載のトレリスエンコーダ。
  5. 前記第２ＭＵＸは前記外部制御信号が初期化信号ならば前記第２メモリに保存された保存値を選択して出力し、
    前記第２加算器は前記第２ＭＵＸの出力値及び前記第２メモリに保存された保存値を排他的論理和してその結果値を第３メモリに保存することによって、前記第３メモリを初期化させることを特徴とする請求項２に記載のトレリスエンコーダ。
  6. 前記第３メモリが初期化されれば、前記第２メモリに既に保存されていた値が第２初期値として出力されることを特徴とする請求項５に記載のトレリスエンコーダ。
  7. 前記第２ＭＵＸは前記外部制御信号が初期化信号ならば前記第２メモリに保存された保存値を選択して出力し、
    前記第２加算器は前記第２ＭＵＸの出力値及び前記第２メモリに保存された保存値を排他的論理和してその結果値を第３メモリに保存することによって、前記第３メモリを初期化させることを特徴とする請求項４に記載のトレリスエンコーダ。
  8. 前記第３メモリが初期化されれば、前記第２メモリに既に保存されていた値が第２初期値として出力されることを特徴とする請求項７に記載のトレリスエンコーダ。
  9. デュアル伝送ストリームをトレリスエンコーディングする方法において、
    第１ないし第３値を保存するステップと、
    外部制御信号に応じて前記デュアル伝送ストリーム内の所定の第１ビット及び前記第１ 保存値のうち一つとして第４値を選択的に出力するステップと、
    前記第４値と前記第１保存値とを加算して第５値を出力し、前記第１保存値を前記第５値に置き換えるステップと、
    前記外部制御信号に応じて前記伝送ストリーム内の所定の第２ビット及び前記第２保存値のうち一つとして第６値を出力するステップと、
    前記第６値と前記第２保存値を加算して第７値を出力するステップと、
    前記第３保存値を前記第７値に置き換えるステップと、
    前記第５、第６及び第７値をエンコーディング出力値として提供するステップとを含む方法。
  10. 前記既に保存された第２値を前記既に保存された第３値に置き換えるステップをさらに含むことを特徴とする請求項９に記載の方法。
  11. 前記外部制御信号を初期化信号として提供するステップと、
    前記第１値を前記第４値として選択的に出力するステップと、
    前記第４値及び前記第１値を排他的論理和するステップと、
    前記排他的論理和の結果値を第１値として保存して前記第１値を初期化させるステップとをさらに含む請求項１０に記載の方法。
  12. 前記外部制御信号を初期化信号として提供するステップと、
    前記第２値を前記第６値として選択的に出力するステップと、
    前記第６値及び前記第２値を排他的論理和するステップと、
    前記排他的論理和の結果値を第３値として保存して前記第３値を初期化させるステップと、をさらに含む請求項１０記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8265020B2 (en) * 2008-11-12 2012-09-11 Microsoft Corporation Cognitive error control coding for channels with memory
KR101286019B1 (ko) * 2012-01-20 2013-07-19 주식회사 이노와이어리스 터보 인코더 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715356A (ja) * 1992-12-31 1995-01-17 Samsung Electron Co Ltd 畳み込み符号器およびトレリス符号化変調システム
JP2004533797A (ja) * 2001-06-28 2004-11-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ エンハンス符号化方式を利用したデジタルテレビ（ｄｔｖ）送信システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10322228A (ja) 1997-05-16 1998-12-04 Hitachi Ltd 符号化方法および装置、復号化方法および装置、符号化／復号化装置、情報担持方法および媒体、ならびに、情報担持装置
KR19990076439A (ko) * 1998-03-31 1999-10-15 전주범 디지털 전송 시스템의 랜덤화 장치
US7055088B2 (en) * 2000-02-11 2006-05-30 Paradyne Corporation Interleaved generalized convolutional encoder
US20040028076A1 (en) * 2001-06-30 2004-02-12 Strolle Christopher H Robust data extension for 8vsb signaling
US6973137B2 (en) * 2001-12-03 2005-12-06 Koninklijke Philips Electronics N.V. Apparatus and method for generating robust ATSC 8-VSB bit streams
AU2003274464A1 (en) 2002-11-04 2004-06-07 Koninklijke Philips Electronics N.V. Configuration for implementing enhanced vsb on the studio side
US7430704B2 (en) * 2003-12-19 2008-09-30 Stmicroelectronics S.R.L. Trellis-based detection process and system
KR100683879B1 (ko) 2004-05-06 2007-02-15 삼성전자주식회사 수신 성능이 향상된 디지털 방송 송수신 시스템 및 그의신호처리방법
KR100708471B1 (ko) 2005-05-11 2007-04-18 삼성전자주식회사 수신 성능이 향상된 디지털 방송 송수신기 및 그의신호처리방법
KR100794790B1 (ko) * 2005-10-21 2008-01-21 삼성전자주식회사 듀얼 전송 스트림을 인코딩하는 트렐리스 인코딩 장치 및그 방법
US7983354B2 (en) * 2005-11-25 2011-07-19 Samsung Electronics Co., Ltd. Digital broadcast transmitter/receiver having an improved receiving performance and signal processing method thereof
KR101216079B1 (ko) * 2005-11-30 2012-12-26 엘지전자 주식회사 디지털 방송 시스템 및 처리 방법
US7639751B2 (en) * 2006-04-04 2009-12-29 Samsung Electronics Co., Ltd. Advanced-VSB system (A-VSB)
US7689896B2 (en) * 2006-06-21 2010-03-30 Broadcom Corporation Minimal hardware implementation of non-parity and parity trellis

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715356A (ja) * 1992-12-31 1995-01-17 Samsung Electron Co Ltd 畳み込み符号器およびトレリス符号化変調システム
JP2004533797A (ja) * 2001-06-28 2004-11-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ エンハンス符号化方式を利用したデジタルテレビ（ｄｔｖ）送信システム

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6012002479; ＡＴＳＣ　Ｓｔａｎｄａｒｄ：　Ｄｉｇｉｔａｌ　Ｔｅｌｅｖｉｔｉｏｎ　Ｓｔａｎｄａｒｄ　（Ａ／５３），　Ｒｅｖｉｓｉｏｎ　Ｄ，　Ｉｎｃｌｕｄｉｎｇ　Ａｍｅｎｄｍｅｎｔ　Ｎｏ．１ , 200507, ｐｐ．１-２９，　５９-９５, Ａｄｖａｎｃｅｄ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍｓ　Ｃｏｍｍｉｔｔｅｅ *
JPN6012003891; Ｊａｅｂｕｍ　Ｋｉｍ，　ｅｔ　ａｌ．: 'Ａ　ｎｅｗ　ｅｎｈａｎｃｅｄ　ｃｏｄｉｎｇ　ｓｃｈｅｍｅ　ｆｏｒ　ｒｏｂｕｓｔ　ｂｉｔ-ｓｔｒｅａｍ　ｏｆ　ＡＴＳＣ　ＤＴＶ' ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ．５１，　Ｎｏ．２, 200505, ｐｐ．４５７-４６２ *

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