JPH10200419A - ビタビ復号方法および装置 - Google Patents
ビタビ復号方法および装置Info
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- JPH10200419A JPH10200419A JP321097A JP321097A JPH10200419A JP H10200419 A JPH10200419 A JP H10200419A JP 321097 A JP321097 A JP 321097A JP 321097 A JP321097 A JP 321097A JP H10200419 A JPH10200419 A JP H10200419A
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Abstract
(57)【要約】
【課題】 ビタビ復号装置のパスメモリの回路規模を縮
小する。 【解決手段】 ＢＭＵ５により計算されたブランチメト
リックは、正規化回路７で正規化され、ＡＣＳＵ９でパ
スメトリックと加算、比較、選択される。ＡＣＳＵ９で
選択されたパスメトリックΓは、最尤判定回路１１で最
小値が判定され、最尤パスメトリックおよび最尤パス情
報が出力される。ａ及びｂからなる２組のパスメモリ回
路１３とトレースバック回路１５は、それぞれＡＣＳＵ
９で選択されたパスを示す選択フラグβを記憶するとと
もにトレースバックを行って復号出力する。トレースバ
ック回路１５ａ，１５ｂの出力はセレクタ１７により選
択され、バッファ回路１９に入力される。バッファ回路
１９は復号出力を正しい時系列に並べ替える。トレース
バック制御回路２３は、ａ，ｂの組を互いに位相をずら
してトレースバック及び復号出力するように制御され
る。
小する。 【解決手段】 ＢＭＵ５により計算されたブランチメト
リックは、正規化回路７で正規化され、ＡＣＳＵ９でパ
スメトリックと加算、比較、選択される。ＡＣＳＵ９で
選択されたパスメトリックΓは、最尤判定回路１１で最
小値が判定され、最尤パスメトリックおよび最尤パス情
報が出力される。ａ及びｂからなる２組のパスメモリ回
路１３とトレースバック回路１５は、それぞれＡＣＳＵ
９で選択されたパスを示す選択フラグβを記憶するとと
もにトレースバックを行って復号出力する。トレースバ
ック回路１５ａ，１５ｂの出力はセレクタ１７により選
択され、バッファ回路１９に入力される。バッファ回路
１９は復号出力を正しい時系列に並べ替える。トレース
バック制御回路２３は、ａ，ｂの組を互いに位相をずら
してトレースバック及び復号出力するように制御され
る。
Description
【０００１】
【発明の属する技術分野】本発明は畳み込み符号を復号
するビタビ復号方法および装置に関し、特にパスメモリ
回路に読出修正書込（ Read Modify Write）を行ってそ
の回路規模縮小を可能とするビタビ復号方法および装置
に関する。
するビタビ復号方法および装置に関し、特にパスメモリ
回路に読出修正書込（ Read Modify Write）を行ってそ
の回路規模縮小を可能とするビタビ復号方法および装置
に関する。
【０００２】
【従来の技術】ディジタル伝送における誤り訂正法とし
て、ビタビ復号法（G.D.Forney, Jr.,“The Viterbi Al
gorithm” Proceedings of IEEE, vol.61, pp268-278,
Mar.1973. 参照）がある。このビタビ復号法は、最尤復
号を効率よく、実現するアルゴリズムである。
て、ビタビ復号法（G.D.Forney, Jr.,“The Viterbi Al
gorithm” Proceedings of IEEE, vol.61, pp268-278,
Mar.1973. 参照）がある。このビタビ復号法は、最尤復
号を効率よく、実現するアルゴリズムである。
【０００３】このビタビ復号法が適用されるたたみ込み
符号は、例えば、図５に示すたたみ込み符号器を用いて
送信側で符号化する。図５のたたみ込み符号器は、入力
ｕが接続されたａ，ｂの２ビットからなるシフトレジス
タと、ｙ(1) ＝ｕ＋ｂ＋ａ，ｙ(2) ＝ｕ＋ａを生成する
２つの排他的論理和回路とで構成されている。そしてこ
の符号器は、１ビットの入力ｕに対して２ビットの出力
ｙ(1)，ｙ(2)が生成され、入力の１ビットの変化が出力
の連続する３ビットに影響するので、符号化率Ｒ＝１／
２，拘束長Ｌ＝３である。こうして符号化が施されたビ
タビ符号は、受信側で図６に示すトレリス表現に基づい
た復号（誤り訂正）が行われる。
符号は、例えば、図５に示すたたみ込み符号器を用いて
送信側で符号化する。図５のたたみ込み符号器は、入力
ｕが接続されたａ，ｂの２ビットからなるシフトレジス
タと、ｙ(1) ＝ｕ＋ｂ＋ａ，ｙ(2) ＝ｕ＋ａを生成する
２つの排他的論理和回路とで構成されている。そしてこ
の符号器は、１ビットの入力ｕに対して２ビットの出力
ｙ(1)，ｙ(2)が生成され、入力の１ビットの変化が出力
の連続する３ビットに影響するので、符号化率Ｒ＝１／
２，拘束長Ｌ＝３である。こうして符号化が施されたビ
タビ符号は、受信側で図６に示すトレリス表現に基づい
た復号（誤り訂正）が行われる。
【０００４】この図６を参照するに、各太線は時刻ｋ＝
４まで復号をすすめたときの、各状態｛ａ，ｂ｝＝
｛０，０｝，〜，｛１，１｝でそれぞれ選択され生き残
った生き残りパス（復号系列の候補）Ｖ（０），〜，Ｖ
（３）を表すものである。この生き残りパスは、受信系
列と伝送系列の距離差をもとに選択される。各時刻まで
復号をすすめたときの、その距離差（ハミング距離差）
に相当するパスメトリックを図６では実線の四角で表し
ている。点線の四角は捨てられたパスのパスメトリック
である。
４まで復号をすすめたときの、各状態｛ａ，ｂ｝＝
｛０，０｝，〜，｛１，１｝でそれぞれ選択され生き残
った生き残りパス（復号系列の候補）Ｖ（０），〜，Ｖ
（３）を表すものである。この生き残りパスは、受信系
列と伝送系列の距離差をもとに選択される。各時刻まで
復号をすすめたときの、その距離差（ハミング距離差）
に相当するパスメトリックを図６では実線の四角で表し
ている。点線の四角は捨てられたパスのパスメトリック
である。
【０００５】図６から明らかなように、時刻：ｋ＝４ま
で復号をすすめたときの生き残りパスＶ（０），〜，Ｖ
（３）のパスメトリックは、それぞれ１，１，２，２で
ある。一般に、各生き残りパスの過去の系列ほど１本に
まとまる確率が高いので、生き残りのパスのメモリ長を
適当な長さ（拘束長の４〜６倍）で打ち切り、最過去の
シンボルをその時刻の復号シンボルとして出力する。
で復号をすすめたときの生き残りパスＶ（０），〜，Ｖ
（３）のパスメトリックは、それぞれ１，１，２，２で
ある。一般に、各生き残りパスの過去の系列ほど１本に
まとまる確率が高いので、生き残りのパスのメモリ長を
適当な長さ（拘束長の４〜６倍）で打ち切り、最過去の
シンボルをその時刻の復号シンボルとして出力する。
【０００６】また誤りパターンによっては各生き残りパ
スの最過去のビットが一致しないことがままあるが、上
記パスメトリックが最小のものが、最も確からしい復号
系列に相当することはいうまでもない。
スの最過去のビットが一致しないことがままあるが、上
記パスメトリックが最小のものが、最も確からしい復号
系列に相当することはいうまでもない。
【０００７】ビタビ復号の装置化において、パスメトリ
ックの演算は図７に示す状態遷移の組を単位として実現
できる。時刻（ｋ−１）で選択された生き残りパスのパ
スメトリックをそれぞれΓｋ−１，Γ’ｋ−１とし、現
在の受信符号との距離差に相当するブランチメトリック
をλｋ，λ’ｋとする。現在の時刻ｋにおける生き残り
パスの候補は、各状態で２つずつ存在し、それぞれのパ
スメトリックはΓｋ−１，Γ’ｋ−１，λｋ，λ’ｋを
用いて（Γｋ−１＋λｋ），（Γ’ｋ−１＋λ’ｋ），
（Γｋ−１＋λ’ｋ），（Γ’ｋ−１＋λｋ）で表され
る。また各状態ではそれぞれのパスメトリックの内、小
さい方に相当するパスが選択される。
ックの演算は図７に示す状態遷移の組を単位として実現
できる。時刻（ｋ−１）で選択された生き残りパスのパ
スメトリックをそれぞれΓｋ−１，Γ’ｋ−１とし、現
在の受信符号との距離差に相当するブランチメトリック
をλｋ，λ’ｋとする。現在の時刻ｋにおける生き残り
パスの候補は、各状態で２つずつ存在し、それぞれのパ
スメトリックはΓｋ−１，Γ’ｋ−１，λｋ，λ’ｋを
用いて（Γｋ−１＋λｋ），（Γ’ｋ−１＋λ’ｋ），
（Γｋ−１＋λ’ｋ），（Γ’ｋ−１＋λｋ）で表され
る。また各状態ではそれぞれのパスメトリックの内、小
さい方に相当するパスが選択される。
【０００８】このようにパスメトリックの演算は加算(A
dd）、比較(Compare）および選択（Select）の操作で実
現できる。そこで、このようなパスメトリックの演算器
をＡＣＳユニット（ＡＣＳＵ）と呼ぶことにする。
dd）、比較(Compare）および選択（Select）の操作で実
現できる。そこで、このようなパスメトリックの演算器
をＡＣＳユニット（ＡＣＳＵ）と呼ぶことにする。
【０００９】ビタビ復号器全体の構成例を図８のブロッ
ク図に示す。ＡＣＳＵ（図８では８０４ａ及び８０４ｂ
で示す）の数は可能な状態数をＮｓ＝２Ｌ−１（Ｌ：拘
束長）とすると、それぞれが状態２個分に対応するの
で、（Ｎｓ／２）個である。したがって、この従来例で
はＬ＝３のため、Ｎｓ／２＝２である。
ク図に示す。ＡＣＳＵ（図８では８０４ａ及び８０４ｂ
で示す）の数は可能な状態数をＮｓ＝２Ｌ−１（Ｌ：拘
束長）とすると、それぞれが状態２個分に対応するの
で、（Ｎｓ／２）個である。したがって、この従来例で
はＬ＝３のため、Ｎｓ／２＝２である。
【００１０】３つの比較判定回路８２１ａ，８２１ｂ，
８２１ｃにより構成される最尤判定部８０５は最も確か
らしい生き残りパス（最尤パス）を判定するために、最
小のパスメトリックを検出することを目的とするもので
ある。図８に示すように比較判定回路８２１ａ，８２１
ｂ，８２１ｃをツリー状に構成して最尤判定部８０５を
構成するときには、（Ｎｓ−１）個の比較選択回路を必
要とする。
８２１ｃにより構成される最尤判定部８０５は最も確か
らしい生き残りパス（最尤パス）を判定するために、最
小のパスメトリックを検出することを目的とするもので
ある。図８に示すように比較判定回路８２１ａ，８２１
ｂ，８２１ｃをツリー状に構成して最尤判定部８０５を
構成するときには、（Ｎｓ−１）個の比較選択回路を必
要とする。
【００１１】パスメモリ更新回路８０７は各状態で残す
パスを更新することを目的とするものである。すなわ
ち、各状態｛０，０｝＝（０），｛０，１｝＝（１），
｛０，１｝＝（２），｛１，１｝＝（３）で選択し残し
たパスを示すパス選択信号β（０），β（１），β
（２），β（３）により、図６に示すＶ（０），〜，Ｖ
（３）の最過去のシンボルに相当する復号シンボルの候
補σ（０），〜，σ（３）を出力する。
パスを更新することを目的とするものである。すなわ
ち、各状態｛０，０｝＝（０），｛０，１｝＝（１），
｛０，１｝＝（２），｛１，１｝＝（３）で選択し残し
たパスを示すパス選択信号β（０），β（１），β
（２），β（３）により、図６に示すＶ（０），〜，Ｖ
（３）の最過去のシンボルに相当する復号シンボルの候
補σ（０），〜，σ（３）を出力する。
【００１２】ビタビ復号のセレクタ８０８はこれらの復
号シンボルの候補σ（０），〜，σ（３）のうちから最
尤パスに相当する復号シンボルを選択し、ビタビ復号シ
ンボルとして、出力するものである。この選択には最尤
判定部８０５から出力される最尤パスを示す選択情報Ｐ
ｍ（＝０ or １ or ２ or ３）を用いる。
号シンボルの候補σ（０），〜，σ（３）のうちから最
尤パスに相当する復号シンボルを選択し、ビタビ復号シ
ンボルとして、出力するものである。この選択には最尤
判定部８０５から出力される最尤パスを示す選択情報Ｐ
ｍ（＝０ or １ or ２ or ３）を用いる。
【００１３】ところで図６では、ブランチメトリックと
してハミング距離を用いたが、より訂正能力を高めるた
め、軟判定を導入して、ユークリッド距離、あるいは、
ユークリッド距離の二乗をブランチメトリックに用いる
方法がある。この場合、ブランチメトリックを３ｂｉｔ
で表現するとすれば、復号性能を劣化させないためには
各パスメトリックのレジスタは６ｂｉｔから８ｂｉｔが
必要である。
してハミング距離を用いたが、より訂正能力を高めるた
め、軟判定を導入して、ユークリッド距離、あるいは、
ユークリッド距離の二乗をブランチメトリックに用いる
方法がある。この場合、ブランチメトリックを３ｂｉｔ
で表現するとすれば、復号性能を劣化させないためには
各パスメトリックのレジスタは６ｂｉｔから８ｂｉｔが
必要である。
【００１４】実際に用いるたたみ込み符号は、拘束長が
大きいほど、訂正能力が大きいので、Ｌ＝７程度のもの
がよく用いられている。符号化率Ｒ＝１／２，拘束長Ｌ
＝７の場合のビタビ復号器の全体構成図を図９に示す。
たたみ込み符号器の状態数はＮａ＝２L-1 ＝６４である
から最尤判定部の比較入力の数も６４となる。
大きいほど、訂正能力が大きいので、Ｌ＝７程度のもの
がよく用いられている。符号化率Ｒ＝１／２，拘束長Ｌ
＝７の場合のビタビ復号器の全体構成図を図９に示す。
たたみ込み符号器の状態数はＮａ＝２L-1 ＝６４である
から最尤判定部の比較入力の数も６４となる。
【００１５】ビタビ復号は復号パスの候補を、各状態に
対応したパスメトリックに基づいて逐次的に切り捨てて
いくことで、常に状態数（Ｎｓ）分の復号パス（生き残
りパス）しか残さないようにする。こうすることで、効
率的な最尤復号を実現できるわけである。
対応したパスメトリックに基づいて逐次的に切り捨てて
いくことで、常に状態数（Ｎｓ）分の復号パス（生き残
りパス）しか残さないようにする。こうすることで、効
率的な最尤復号を実現できるわけである。
【００１６】図１０のように各生き残りパスは、ある適
当な長さＭｓより過去に相当するパスについて１本に合
流する確率が高い。生き残りパスのうち対応するパスメ
トリックが最小のパス（最尤パス）をＭｓ段分さかのぼ
った遷移に対応する情報ビットδ（ｔ−Ｍｓ）がビタビ
復号出力になる。
当な長さＭｓより過去に相当するパスについて１本に合
流する確率が高い。生き残りパスのうち対応するパスメ
トリックが最小のパス（最尤パス）をＭｓ段分さかのぼ
った遷移に対応する情報ビットδ（ｔ−Ｍｓ）がビタビ
復号出力になる。
【００１７】これをこのまま、パスメモリ上にすべての
６４個のパスを記憶し、１ステップごとに選択、記録し
ていたのでは効率が悪い。それを改善する手法としてト
レースバック方法がある。
６４個のパスを記憶し、１ステップごとに選択、記録し
ていたのでは効率が悪い。それを改善する手法としてト
レースバック方法がある。
【００１８】トレースバック方法では、パスメモリでは
各状態からの遷移方向（ｒ＝１／２の時１ビット）のみ
を記録しておき、最終状態から逆方向にパスの遷移をＭ
ｓだけ遡り復号出力を行う。
各状態からの遷移方向（ｒ＝１／２の時１ビット）のみ
を記録しておき、最終状態から逆方向にパスの遷移をＭ
ｓだけ遡り復号出力を行う。
【００１９】ただし、毎ステップにこの遡る動作を行う
ことは、大変なので、ある程度の長さ分を一度に行う。
例えば、Ｍｓは十分な長さの（遡りパスが収束するぐら
いの）値を取る得る値とした時、２Ｍｓ分を行えば、前
半のＭｓは、パスの収束がないため、信頼性が低いとい
うことでデータを捨て、残りのＭｓ遡る時の復号出力を
行う。ただし、時間方向とは逆方向に進むので、一度バ
ッファリングを行い出力する（ＬＩＦＯのようなも
の）。
ことは、大変なので、ある程度の長さ分を一度に行う。
例えば、Ｍｓは十分な長さの（遡りパスが収束するぐら
いの）値を取る得る値とした時、２Ｍｓ分を行えば、前
半のＭｓは、パスの収束がないため、信頼性が低いとい
うことでデータを捨て、残りのＭｓ遡る時の復号出力を
行う。ただし、時間方向とは逆方向に進むので、一度バ
ッファリングを行い出力する（ＬＩＦＯのようなも
の）。
【００２０】トレースバック回路は図１１に示すよう
な、たたみ込み符号化を鏡に向かって、折り返した様な
回路を用いる。たたみ込みとは時間的に逆の動作が行わ
れる。状態数のレジスタはちょうど、逆方向にシフト
し、状態変化は符号化とまったく逆となる。この出力を
とると、たたみ込みの入力系列が再現される。
な、たたみ込み符号化を鏡に向かって、折り返した様な
回路を用いる。たたみ込みとは時間的に逆の動作が行わ
れる。状態数のレジスタはちょうど、逆方向にシフト
し、状態変化は符号化とまったく逆となる。この出力を
とると、たたみ込みの入力系列が再現される。
【００２１】トレースバック動作ではパスメモリのデー
タの読み込みが時間的に逆方向なため、実際に必要なデ
ータ長さは、 ［パスメモリの時間方向の書き込み２Ｍｓ］＋［トレー
スバック前半Ｍｓ分だけのデータ破棄］＋［復号Ｍｓ］
＝４Ｍｓ となり、Ｍｓ長のデータを復号するためには４Ｍｓだけ
の時間が必要になる。そこでデータを連続に復号するた
めには４個のＲＡＭを必要とする。図１２にＲＡＭを
Ａ，Ｂ，Ｃ，Ｄとした時のタイミング図を示す。それぞ
れは位相をずらして、実行を行う。
タの読み込みが時間的に逆方向なため、実際に必要なデ
ータ長さは、 ［パスメモリの時間方向の書き込み２Ｍｓ］＋［トレー
スバック前半Ｍｓ分だけのデータ破棄］＋［復号Ｍｓ］
＝４Ｍｓ となり、Ｍｓ長のデータを復号するためには４Ｍｓだけ
の時間が必要になる。そこでデータを連続に復号するた
めには４個のＲＡＭを必要とする。図１２にＲＡＭを
Ａ，Ｂ，Ｃ，Ｄとした時のタイミング図を示す。それぞ
れは位相をずらして、実行を行う。
【００２２】
【発明が解決しようとする課題】しかしながら、従来開
発されているビタビ復号器は例えば拘束長７の時、パス
メモリの幅が６４ビットとなり、深さはトレースバック
に必要なパスメモリ長Ｍｓの２倍のＲＡＭが４個必要と
なっており、回路構成上、規模の大きいものであり、民
生品に応用するのはかなり困難であるという問題点があ
った。
発されているビタビ復号器は例えば拘束長７の時、パス
メモリの幅が６４ビットとなり、深さはトレースバック
に必要なパスメモリ長Ｍｓの２倍のＲＡＭが４個必要と
なっており、回路構成上、規模の大きいものであり、民
生品に応用するのはかなり困難であるという問題点があ
った。
【００２３】本発明は上記問題点に鑑みてなされたもの
で、特にその装置化において、パスメモリの縮小化を可
能としたビタビ復号方法および装置を提供することを目
的とする。
で、特にその装置化において、パスメモリの縮小化を可
能としたビタビ復号方法および装置を提供することを目
的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は次の構成を有する。すなわち請求項１記載
の発明は、復調シンボルを入力してブランチメトリック
を発生するブランチメトリック演算手段と、前記ブラン
チメトリックとパスメトリックを加算する加算手段と、
該加算手段の出力を比較および選択する比較選択手段
と、該比較選択手段の選択結果を記録する複数のパスメ
モリ手段と、該複数のパスメモリ手段の各々に対して設
けられ対応するパスメモリ手段の値から情報系列を推定
する複数のトレースバック手段と、該複数のトレースバ
ック手段の出力を多重して所定の順序に並べ替えるバッ
ファ手段と、を備えてなるビタビ復号装置によるビタビ
復号方法であって、前記パスメモリ手段と前記トレース
バック手段とを互いに独立に動作可能な複数組とし、こ
の各組それぞれがパスメモリ更新動作及び出力動作を同
時に行うとともに、各組で位相をずらして交互に動作す
ることを要旨とするビタビ復号方法である。
に、本発明は次の構成を有する。すなわち請求項１記載
の発明は、復調シンボルを入力してブランチメトリック
を発生するブランチメトリック演算手段と、前記ブラン
チメトリックとパスメトリックを加算する加算手段と、
該加算手段の出力を比較および選択する比較選択手段
と、該比較選択手段の選択結果を記録する複数のパスメ
モリ手段と、該複数のパスメモリ手段の各々に対して設
けられ対応するパスメモリ手段の値から情報系列を推定
する複数のトレースバック手段と、該複数のトレースバ
ック手段の出力を多重して所定の順序に並べ替えるバッ
ファ手段と、を備えてなるビタビ復号装置によるビタビ
復号方法であって、前記パスメモリ手段と前記トレース
バック手段とを互いに独立に動作可能な複数組とし、こ
の各組それぞれがパスメモリ更新動作及び出力動作を同
時に行うとともに、各組で位相をずらして交互に動作す
ることを要旨とするビタビ復号方法である。
【００２５】また請求項２記載の発明は、復調シンボル
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、前記複
数のパスメモリ手段の各々に対して設けられ前記最尤判
定手段結果を初期値として対応するパスメモリ手段の値
から情報系列を推定する複数のトレースバック手段と、
該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、を備えてなるビタビ復
号装置によるビタビ復号方法であって、前記パスメモリ
手段と前記トレースバック手段とを互いに独立に動作可
能な複数組とし、この各組それぞれがパスメモリ更新動
作及び出力動作を同時に行うとともに、各組で位相をず
らして交互に動作することを要旨とするビタビ復号方法
である。
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、前記複
数のパスメモリ手段の各々に対して設けられ前記最尤判
定手段結果を初期値として対応するパスメモリ手段の値
から情報系列を推定する複数のトレースバック手段と、
該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、を備えてなるビタビ復
号装置によるビタビ復号方法であって、前記パスメモリ
手段と前記トレースバック手段とを互いに独立に動作可
能な複数組とし、この各組それぞれがパスメモリ更新動
作及び出力動作を同時に行うとともに、各組で位相をず
らして交互に動作することを要旨とするビタビ復号方法
である。
【００２６】また請求項３記載の発明は、復調シンボル
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、該最尤
判定手段の判定結果によりパスメトリックを正規化する
正規化手段と、前記複数のパスメモリ手段の各々に対し
て設けられ前記最尤判定手段の判定結果を初期値として
対応するパスメモリ手段の値から情報系列を推定する複
数のトレースバック手段と、該複数のトレースバック手
段の出力を多重して所定の順序に並べ替えるバッファ手
段と、を備えてなるビタビ復号装置によるビタビ復号方
法であって、前記パスメモリ手段と前記トレースバック
手段とを互いに独立に動作可能な複数組とし、この各組
それぞれがパスメモリ更新動作及び出力動作を同時に行
うとともに、各組で位相をずらして交互に動作すること
を要旨とするビタビ復号方法である。
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、該最尤
判定手段の判定結果によりパスメトリックを正規化する
正規化手段と、前記複数のパスメモリ手段の各々に対し
て設けられ前記最尤判定手段の判定結果を初期値として
対応するパスメモリ手段の値から情報系列を推定する複
数のトレースバック手段と、該複数のトレースバック手
段の出力を多重して所定の順序に並べ替えるバッファ手
段と、を備えてなるビタビ復号装置によるビタビ復号方
法であって、前記パスメモリ手段と前記トレースバック
手段とを互いに独立に動作可能な複数組とし、この各組
それぞれがパスメモリ更新動作及び出力動作を同時に行
うとともに、各組で位相をずらして交互に動作すること
を要旨とするビタビ復号方法である。
【００２７】また請求項４記載の発明は、請求項１ない
し請求項３のいずれか１項記載のビタビ復号方法におい
て、前記パスメモリ手段と前記トレースバック手段との
組は２組備えられ、これらの組の動作位相は、第１の組
がパスメモリ更新及び読出出力のための読出修正書込動
作を行っている間に第２の組がパスメモリ更新及び読み
捨てのための読出修正書込動作を行う第１の位相と、第
２の組がパスメモリ更新及び読出出力のための読出修正
書込動作を行っている間に第１の組がパスメモリ更新及
び読み捨てのための読出修正書込動作を行う第２の位相
と、を含み、これら第１の位相及び第２の位相を交互に
繰り返すことを要旨とする。
し請求項３のいずれか１項記載のビタビ復号方法におい
て、前記パスメモリ手段と前記トレースバック手段との
組は２組備えられ、これらの組の動作位相は、第１の組
がパスメモリ更新及び読出出力のための読出修正書込動
作を行っている間に第２の組がパスメモリ更新及び読み
捨てのための読出修正書込動作を行う第１の位相と、第
２の組がパスメモリ更新及び読出出力のための読出修正
書込動作を行っている間に第１の組がパスメモリ更新及
び読み捨てのための読出修正書込動作を行う第２の位相
と、を含み、これら第１の位相及び第２の位相を交互に
繰り返すことを要旨とする。
【００２８】また請求項５記載の発明は、復調シンボル
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、前記ブランチメトリックとパスメト
リックを加算する加算手段と、該加算手段の出力を比較
および選択する比較選択手段と、該比較選択手段の選択
結果を記録する複数のパスメモリ手段と、該複数のパス
メモリ手段の各々に対して設けられ対応するパスメモリ
手段の値から情報系列を推定する複数のトレースバック
手段と、該複数のトレースバック手段の出力を多重して
所定の順序に並べ替えるバッファ手段と、前記パスメモ
リ手段とこれに対応する前記トレースバック手段とを互
いに独立に動作可能な複数組とし、この各組それぞれに
パスメモリ更新動作及び出力動作を同時に行わせるとと
もに、各組で位相をずらして交互に動作させる制御手段
と、を備えたことを要旨とするビタビ復号装置である。
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、前記ブランチメトリックとパスメト
リックを加算する加算手段と、該加算手段の出力を比較
および選択する比較選択手段と、該比較選択手段の選択
結果を記録する複数のパスメモリ手段と、該複数のパス
メモリ手段の各々に対して設けられ対応するパスメモリ
手段の値から情報系列を推定する複数のトレースバック
手段と、該複数のトレースバック手段の出力を多重して
所定の順序に並べ替えるバッファ手段と、前記パスメモ
リ手段とこれに対応する前記トレースバック手段とを互
いに独立に動作可能な複数組とし、この各組それぞれに
パスメモリ更新動作及び出力動作を同時に行わせるとと
もに、各組で位相をずらして交互に動作させる制御手段
と、を備えたことを要旨とするビタビ復号装置である。
【００２９】また請求項６記載の発明は、復調シンボル
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、前記複
数のパスメモリ手段の各々に対して設けられ前記最尤判
定手段結果を初期値として対応するパスメモリ手段の値
から情報系列を推定する複数のトレースバック手段と、
該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、前記パスメモリ手段と
これに対応する前記トレースバック手段とを互いに独立
に動作可能な複数組とし、この各組それぞれにパスメモ
リ更新動作及び出力動作を同時に行わせるとともに、各
組で位相をずらして交互に動作させる制御手段と、を備
えたことを要旨とするビタビ復号装置である。
を入力してブランチメトリックを発生するブランチメト
リック演算手段と、ブランチメトリックとパスメトリッ
クを加算する加算手段と、該加算手段の出力を比較およ
び選択する比較選択手段と、該比較選択手段の選択結果
を記録する複数のパスメモリ手段と、パスメトリックの
うち最小パスの状態を選択する最尤判定手段と、前記複
数のパスメモリ手段の各々に対して設けられ前記最尤判
定手段結果を初期値として対応するパスメモリ手段の値
から情報系列を推定する複数のトレースバック手段と、
該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、前記パスメモリ手段と
これに対応する前記トレースバック手段とを互いに独立
に動作可能な複数組とし、この各組それぞれにパスメモ
リ更新動作及び出力動作を同時に行わせるとともに、各
組で位相をずらして交互に動作させる制御手段と、を備
えたことを要旨とするビタビ復号装置である。
【００３０】また、請求項７記載の発明は、復調シンボ
ルを入力してブランチメトリックを発生するブランチメ
トリック演算手段と、ブランチメトリックとパスメトリ
ックを加算する加算手段と、該加算手段の出力を比較お
よび選択する比較選択手段と、該比較選択手段の選択結
果を記録する複数のパスメモリ手段と、パスメトリック
のうち最小パスの状態を選択する最尤判定手段と、該最
尤判定手段の判定結果によりパスメトリックを正規化す
る正規化手段と、前記複数のパスメモリ手段の各々に対
して設けられ前記最尤判定手段の判定結果を初期値とし
て対応するパスメモリ手段の値から情報系列を推定する
複数のトレースバック手段と、該複数のトレースバック
手段の出力を多重して所定の順序に並べ替えるバッファ
手段と、前記パスメモリ手段とこれに対応する前記トレ
ースバック手段とを互いに独立に動作可能な複数組と
し、この各組それぞれにパスメモリ更新動作及び出力動
作を同時に行わせるとともに、各組で位相をずらして交
互に動作させる制御手段と、を備えたことを要旨とする
ビタビ復号装置である。
ルを入力してブランチメトリックを発生するブランチメ
トリック演算手段と、ブランチメトリックとパスメトリ
ックを加算する加算手段と、該加算手段の出力を比較お
よび選択する比較選択手段と、該比較選択手段の選択結
果を記録する複数のパスメモリ手段と、パスメトリック
のうち最小パスの状態を選択する最尤判定手段と、該最
尤判定手段の判定結果によりパスメトリックを正規化す
る正規化手段と、前記複数のパスメモリ手段の各々に対
して設けられ前記最尤判定手段の判定結果を初期値とし
て対応するパスメモリ手段の値から情報系列を推定する
複数のトレースバック手段と、該複数のトレースバック
手段の出力を多重して所定の順序に並べ替えるバッファ
手段と、前記パスメモリ手段とこれに対応する前記トレ
ースバック手段とを互いに独立に動作可能な複数組と
し、この各組それぞれにパスメモリ更新動作及び出力動
作を同時に行わせるとともに、各組で位相をずらして交
互に動作させる制御手段と、を備えたことを要旨とする
ビタビ復号装置である。
【００３１】また請求項８記載の発明は、請求項５ない
し請求項７のいずれか１項記載のビタビ復号装置におい
て、前記パスメモリ手段と前記トレースバック手段との
組は２組備えられ、これらの組の動作位相は、第１の組
がパスメモリ更新及び読出出力のための読出修正書込動
作を行っている間に第２の組がパスメモリ更新及び読み
捨てのための読出修正書込動作を行う第１の位相と、第
２の組がパスメモリ更新及び読出出力のための読出修正
書込動作を行っている間に第１の組がパスメモリ更新及
び読み捨てのための読出修正書込動作を行う第２の位相
と、を含み、これら第１の位相及び第２の位相を交互に
繰り返すことを要旨とする。
し請求項７のいずれか１項記載のビタビ復号装置におい
て、前記パスメモリ手段と前記トレースバック手段との
組は２組備えられ、これらの組の動作位相は、第１の組
がパスメモリ更新及び読出出力のための読出修正書込動
作を行っている間に第２の組がパスメモリ更新及び読み
捨てのための読出修正書込動作を行う第１の位相と、第
２の組がパスメモリ更新及び読出出力のための読出修正
書込動作を行っている間に第１の組がパスメモリ更新及
び読み捨てのための読出修正書込動作を行う第２の位相
と、を含み、これら第１の位相及び第２の位相を交互に
繰り返すことを要旨とする。
【００３２】
【発明の実施の形態】次に、本発明の一実施形態につい
て図面を参照しながら説明する。図１は本発明に係るビ
タビ復号装置の構成を示すブロック図である。
て図面を参照しながら説明する。図１は本発明に係るビ
タビ復号装置の構成を示すブロック図である。
【００３３】同図において、ビタビ復号装置１は、復調
シンボルが入力される入力端子３と、復調シンボルから
ブランチメトリックを計算するブランチメトリック演算
手段であるブランチメトリックユニット（以下、ＢＭＵ
と略す）５と、正規化回路７と、ブランチメトリックと
パスメトリックとの加算及び加算結果の比較選択を行う
加算比較選択ユニット（以下、ＡＣＳＵと略す）９と、
パスメトリックのうち最小パスを選択する最尤判定回路
１１と、それぞれ２×Ｍｓ段からなりＡＣＳＵの選択結
果を記憶するパスメモリ回路１３ａ，１３ｂと、パスメ
モリ回路１３ａ，１３ｂから情報系列を推定するトレー
スバック回路１５ａ、１５ｂと、トレースバック回路１
５ａ、１５ｂの一方を選択して出力するセレクタ１７
と、セレクタ１７の時系列出力をラストイン・ファース
トアウト（以下、ＬＩＦＯと表記する）の順序で並べ変
えるバッファ回路１９と、出力端子２１と、トレースバ
ック制御回路２３とを備えて構成されている。
シンボルが入力される入力端子３と、復調シンボルから
ブランチメトリックを計算するブランチメトリック演算
手段であるブランチメトリックユニット（以下、ＢＭＵ
と略す）５と、正規化回路７と、ブランチメトリックと
パスメトリックとの加算及び加算結果の比較選択を行う
加算比較選択ユニット（以下、ＡＣＳＵと略す）９と、
パスメトリックのうち最小パスを選択する最尤判定回路
１１と、それぞれ２×Ｍｓ段からなりＡＣＳＵの選択結
果を記憶するパスメモリ回路１３ａ，１３ｂと、パスメ
モリ回路１３ａ，１３ｂから情報系列を推定するトレー
スバック回路１５ａ、１５ｂと、トレースバック回路１
５ａ、１５ｂの一方を選択して出力するセレクタ１７
と、セレクタ１７の時系列出力をラストイン・ファース
トアウト（以下、ＬＩＦＯと表記する）の順序で並べ変
えるバッファ回路１９と、出力端子２１と、トレースバ
ック制御回路２３とを備えて構成されている。
【００３４】パスメモリ回路１３ａ、１３ｂは、それぞ
れ６４ビット×（２×Ｍｓ）ワードのＲＡＭである。ま
た、パスメモリ回路１３ａとトレースバック回路１５
ａ、パスメモリ回路１３ｂとトレースバック回路１５ｂ
は、それぞれ互いに独立に動作可能な組をなすものであ
る。
れ６４ビット×（２×Ｍｓ）ワードのＲＡＭである。ま
た、パスメモリ回路１３ａとトレースバック回路１５
ａ、パスメモリ回路１３ｂとトレースバック回路１５ｂ
は、それぞれ互いに独立に動作可能な組をなすものであ
る。
【００３５】次に、本実施の形態の動作を説明する。軟
判定された復調データ’Ｉ’及び’Ｑ‘は、ＢＭＵ５に
よりブランチメトリックが算出される。次いで、正規化
回路７によるパスメトリックのオーバフローを防ぐため
の正規化処理の後、各状態に対応したＡＣＳＵ９（図８
に示した構成を３２組備える）にてパスメトリックの更
新が行われる。各パスメトリックΓ（０）〜Γ（６３）
のうち最尤パスに対応した最尤パスメトリックΓ（通常
はΓの最小値：Γmin ）が最尤判定回路１１にて判定さ
れ、これが前記正規化に用いられる。
判定された復調データ’Ｉ’及び’Ｑ‘は、ＢＭＵ５に
よりブランチメトリックが算出される。次いで、正規化
回路７によるパスメトリックのオーバフローを防ぐため
の正規化処理の後、各状態に対応したＡＣＳＵ９（図８
に示した構成を３２組備える）にてパスメトリックの更
新が行われる。各パスメトリックΓ（０）〜Γ（６３）
のうち最尤パスに対応した最尤パスメトリックΓ（通常
はΓの最小値：Γmin ）が最尤判定回路１１にて判定さ
れ、これが前記正規化に用いられる。
【００３６】ビタビ復号の候補を必要段数（Ｍｓ段）記
憶・保持するのが、それぞれ２×Ｍｓ段（２×Ｍｓワー
ド）のパスメモリ回路１３ａ、１３ｂである。この内容
の更新には、各状態に対応したいずれのパスを選択した
かを示す選択フラグβ（０）〜β（６３）と、最尤パス
に対応した最尤パス情報を用いる。なお、必要段数より
も十分大なる段数分記憶保持することが可能ならば、必
ずしも最尤パス情報を必要としない。
憶・保持するのが、それぞれ２×Ｍｓ段（２×Ｍｓワー
ド）のパスメモリ回路１３ａ、１３ｂである。この内容
の更新には、各状態に対応したいずれのパスを選択した
かを示す選択フラグβ（０）〜β（６３）と、最尤パス
に対応した最尤パス情報を用いる。なお、必要段数より
も十分大なる段数分記憶保持することが可能ならば、必
ずしも最尤パス情報を必要としない。
【００３７】トレースバック法を用いて数十Ｍｂｐｓの
復号レートを実現する要点は、図１０に示したように、
生き残りパスをいったんＭｓ段さかのぼったときに、す
べての生き残りパスが１本に合流している場合には、さ
らにその先も１本に合流している（図１０の破線部分）
という、きわめて明快で単純な原理を利用することであ
る。
復号レートを実現する要点は、図１０に示したように、
生き残りパスをいったんＭｓ段さかのぼったときに、す
べての生き残りパスが１本に合流している場合には、さ
らにその先も１本に合流している（図１０の破線部分）
という、きわめて明快で単純な原理を利用することであ
る。
【００３８】例えば、パスメモリ回路として２×Ｍｓ段
分用意しておき、トレースバックの１周期を２×Ｍｓス
テップとする。上記の原理から、一旦Ｍｓ段トレースバ
ックするとそこから先のトレースバックは、ビタビ復号
の訂正能力の範囲内で正しい復号出力を次々と得ること
ができる。
分用意しておき、トレースバックの１周期を２×Ｍｓス
テップとする。上記の原理から、一旦Ｍｓ段トレースバ
ックするとそこから先のトレースバックは、ビタビ復号
の訂正能力の範囲内で正しい復号出力を次々と得ること
ができる。
【００３９】ｋステップのトレースバック後のレジスタ
の内容Ｓｒ，ｋを、
の内容Ｓｒ，ｋを、
【数１】Ｓｒ，ｋ＝βｒ−ｋ（Ｓｒ，ｋ−１）＾（Ｓ
ｒ，ｋ−１>>１） とする。ここで、Ｓｒ，０＝ＳＬ，ｔである。すると、
ビタビ復号出力はＭｓ≦ｋ≦２×Ｍｓの範囲で有効とな
り、
ｒ，ｋ−１>>１） とする。ここで、Ｓｒ，０＝ＳＬ，ｔである。すると、
ビタビ復号出力はＭｓ≦ｋ≦２×Ｍｓの範囲で有効とな
り、
【数２】δ（ｔ−ｋ）＝Ｓｒ，ｋ＾１ となる。
【００４０】ただし、時間的に逆の順番で再生されるの
で、ＬＩＦＯ機能を有するバッファ回路１９を設けて正
しい順に出力する。バッファ回路１９には、例えば１ビ
ット×Ｍｓワードのメモリまたは左右シフト可能なシフ
トレジスタを用いても良い。このように、１回のトレー
スバックでビタビ復号出力がＭｓビット得られる。
で、ＬＩＦＯ機能を有するバッファ回路１９を設けて正
しい順に出力する。バッファ回路１９には、例えば１ビ
ット×Ｍｓワードのメモリまたは左右シフト可能なシフ
トレジスタを用いても良い。このように、１回のトレー
スバックでビタビ復号出力がＭｓビット得られる。
【００４１】トレースバックの開始する状態数は、最尤
判定回路１１によって行われた最小状態から開始すると
より正しいパスに収束しやすくなる。ただし、パスメモ
リの段数Ｍｓが十分に長い場合はどの状態からトレース
バックを行っても、パスが収束する可能性が高いので、
最尤判定を行わなくてもかまわない。
判定回路１１によって行われた最小状態から開始すると
より正しいパスに収束しやすくなる。ただし、パスメモ
リの段数Ｍｓが十分に長い場合はどの状態からトレース
バックを行っても、パスが収束する可能性が高いので、
最尤判定を行わなくてもかまわない。
【００４２】連続的にビタビ復号を行うには、２×Ｍｓ
段のパスメモリ回路１３と図１１に詳細を示したトレー
スバック回路１５をそれぞれａおよびｂの２組用意し、
時間差を与えて動作させ、それぞれの復号出力をセレク
タ１７で切り替えて用いる。その動作を説明するタイミ
ング図を図２に示す。
段のパスメモリ回路１３と図１１に詳細を示したトレー
スバック回路１５をそれぞれａおよびｂの２組用意し、
時間差を与えて動作させ、それぞれの復号出力をセレク
タ１７で切り替えて用いる。その動作を説明するタイミ
ング図を図２に示す。
【００４３】なお、パスメモリ回路１３とトレースバッ
ク回路１５との組の数は２に限定されず、例えば３組設
けて、各パスメモリ回路を３×Ｍｓ段とし、各組を２×
Ｍｓ段トレースバックした後、Ｍｓ段出力動作させるこ
ともできる。
ク回路１５との組の数は２に限定されず、例えば３組設
けて、各パスメモリ回路を３×Ｍｓ段とし、各組を２×
Ｍｓ段トレースバックした後、Ｍｓ段出力動作させるこ
ともできる。
【００４４】図２のタイミング図において、十分に長い
復号系列のビタビ復号が行われるものとし、それぞれβ
（０）〜β（６３）からなる６４ビットで構成されたパ
ス選択フラグβ（以下、６４ビットのパス選択フラグを
単にβで示すとともに、時刻を示す添え字を付加する）
がＡＣＳＵ９よりクロック毎に出力されるとする（図２
（ａ））。
復号系列のビタビ復号が行われるものとし、それぞれβ
（０）〜β（６３）からなる６４ビットで構成されたパ
ス選択フラグβ（以下、６４ビットのパス選択フラグを
単にβで示すとともに、時刻を示す添え字を付加する）
がＡＣＳＵ９よりクロック毎に出力されるとする（図２
（ａ））。
【００４５】これによりパス選択フラグβｔはクロック
毎に状態が変化するが、時系列上でＭｓ個ずつのパス選
択フラグβｔにより、本実施の形態の動作の区切り（位
相）がつけられている。図２（ｊ）には、Ｍｓクロック
毎に動作の区切りを示す期間Ｔｉ（ｉ＝１，２，…）を
付与している。
毎に状態が変化するが、時系列上でＭｓ個ずつのパス選
択フラグβｔにより、本実施の形態の動作の区切り（位
相）がつけられている。図２（ｊ）には、Ｍｓクロック
毎に動作の区切りを示す期間Ｔｉ（ｉ＝１，２，…）を
付与している。
【００４６】まず、図２（ａ）ないし（ｄ）及び（ｈ）
ないし（ｊ）を参照して、パスメモリ回路１３ａ及びト
レースバック回路１５ａからなるａ組の動作について説
明する。
ないし（ｊ）を参照して、パスメモリ回路１３ａ及びト
レースバック回路１５ａからなるａ組の動作について説
明する。
【００４７】パスメモリ回路１３ａは、Ｔ１及びＴ２か
らなる最初の２Ｍｓクロックの期間に、２Ｍｓ個のパス
選択フラグ部β0 〜β2Ms-1を順次アドレス昇順で各記
憶番地に記憶する。そして、次のＭｓクロックの期間
（Ｔ３）に、パスメモリ回路１３ａからパス選択フラグ
β2Ms-1〜βMsがアドレス降順で読み出され、トレース
バック回路ａによりトレースバックされる（ＴＢａ）。
このトレースバック回路の“ＴＢ”とは、トレースバッ
ク動作のみでは出力しない読み捨てサイクルを示す。
らなる最初の２Ｍｓクロックの期間に、２Ｍｓ個のパス
選択フラグ部β0 〜β2Ms-1を順次アドレス昇順で各記
憶番地に記憶する。そして、次のＭｓクロックの期間
（Ｔ３）に、パスメモリ回路１３ａからパス選択フラグ
β2Ms-1〜βMsがアドレス降順で読み出され、トレース
バック回路ａによりトレースバックされる（ＴＢａ）。
このトレースバック回路の“ＴＢ”とは、トレースバッ
ク動作のみでは出力しない読み捨てサイクルを示す。
【００４８】次いで、次のＭｓクロックの期間（Ｔ４）
に、パスメモリ回路１３ａからパス選択フラグβMs-1〜
β0 がアドレス降順で読み出され、トレースバック回路
１５ａによりトレースバックされ、有効なＭｓ個のトレ
ースバック出力が出力される（ＯＵＴａ）とともに、セ
レクタ１７を介して順次バッファ回路１９に書き込まれ
る。
に、パスメモリ回路１３ａからパス選択フラグβMs-1〜
β0 がアドレス降順で読み出され、トレースバック回路
１５ａによりトレースバックされ、有効なＭｓ個のトレ
ースバック出力が出力される（ＯＵＴａ）とともに、セ
レクタ１７を介して順次バッファ回路１９に書き込まれ
る。
【００４９】次いで、次のＭｓクロックの期間（Ｔ５）
に、バッファ回路１９から書きこまれた順序と逆の順序
（ＬＩＦＯ）でトレースバックデータを読み出し、ビタ
ビ復号出力として出力端子２１より出力される。
に、バッファ回路１９から書きこまれた順序と逆の順序
（ＬＩＦＯ）でトレースバックデータを読み出し、ビタ
ビ復号出力として出力端子２１より出力される。
【００５０】次に、図２（ｅ）ないし（ｊ）を参照し
て、パスメモリ回路１３ｂ及びトレースバック回路１５
ｂからなるｂ組の動作について説明する。ｂ組の動作
は、ａ組の動作からＭｓクロックだけ位相が遅れてい
る。
て、パスメモリ回路１３ｂ及びトレースバック回路１５
ｂからなるｂ組の動作について説明する。ｂ組の動作
は、ａ組の動作からＭｓクロックだけ位相が遅れてい
る。
【００５１】すなわち、パスメモリ回路１３ａの書き込
み開始（Ｔ１の開始）からＭｓクロック遅れたＴ２の開
始からパスメモリ回路１３ｂの書き込みが始まり、２Ｍ
ｓクロックの期間（Ｔ２及びＴ３）に、２Ｍｓ個のパス
選択フラグβMs〜β3Ms-1 を順次アドレス昇順で各記憶
番地に記憶する。そして、次のＭｓクロックの期間（Ｔ
４）に、パスメモリ回路１３ｂからパス選択フラグβ
3Ms-1 〜β2Ms がアドレス降順で読み出され、トレース
バック回路１５ｂによりトレースバックされる（ＴＢ
ｂ）。
み開始（Ｔ１の開始）からＭｓクロック遅れたＴ２の開
始からパスメモリ回路１３ｂの書き込みが始まり、２Ｍ
ｓクロックの期間（Ｔ２及びＴ３）に、２Ｍｓ個のパス
選択フラグβMs〜β3Ms-1 を順次アドレス昇順で各記憶
番地に記憶する。そして、次のＭｓクロックの期間（Ｔ
４）に、パスメモリ回路１３ｂからパス選択フラグβ
3Ms-1 〜β2Ms がアドレス降順で読み出され、トレース
バック回路１５ｂによりトレースバックされる（ＴＢ
ｂ）。
【００５２】次いで、次のＭｓクロックの期間（Ｔ５）
に、パスメモリ回路１３ｂからパス選択フラグβ2Ms-1
〜βMsがアドレス降順で読み出され、トレースバック回
路１５ｂによりトレースバックされ、有効なＭｓ個のト
レースバック出力が出力される（ＯＵＴｂ）とともに、
セレクタ１７を介して順次バッファ回路１９に書き込ま
れる。
に、パスメモリ回路１３ｂからパス選択フラグβ2Ms-1
〜βMsがアドレス降順で読み出され、トレースバック回
路１５ｂによりトレースバックされ、有効なＭｓ個のト
レースバック出力が出力される（ＯＵＴｂ）とともに、
セレクタ１７を介して順次バッファ回路１９に書き込ま
れる。
【００５３】次いで、次のＭｓクロックの期間（Ｔ６）
に、バッファ回路１９から書き込まれた順序と逆の順序
（ＬＩＦＯ）でトレースバックデータを読み出してビタ
ビ復号出力として出力端子２１より出力される。
に、バッファ回路１９から書き込まれた順序と逆の順序
（ＬＩＦＯ）でトレースバックデータを読み出してビタ
ビ復号出力として出力端子２１より出力される。
【００５４】次に、パスメモリ回路１３ａ及びトレース
バック回路１５ａからなるａ組の読出修正書込動作につ
いて説明する。パスメモリ回路１３ａ（１３ｂも同様）
は、前に説明したように４Ｍｓサイクルかけてデータを
復号する。ただし、後半の２Ｍｓサイクル（例えば期間
Ｔ３、Ｔ４）ではアドレスを降順でＲＡＭを読み出して
いるが、この１サイクルごとに各アドレスに対して読み
出し−修正−書き込みを行う（リードモデファイライ
ト）。
バック回路１５ａからなるａ組の読出修正書込動作につ
いて説明する。パスメモリ回路１３ａ（１３ｂも同様）
は、前に説明したように４Ｍｓサイクルかけてデータを
復号する。ただし、後半の２Ｍｓサイクル（例えば期間
Ｔ３、Ｔ４）ではアドレスを降順でＲＡＭを読み出して
いるが、この１サイクルごとに各アドレスに対して読み
出し−修正−書き込みを行う（リードモデファイライ
ト）。
【００５５】この２Ｍｓクロックの期間Ｔ３、Ｔ４に、
パスメモリ回路１３ａの各記憶番地に対し、読み出し−
修正−書き込みにより、２Ｍｓ個のパス選択フラグβ0
〜β2Ms-1 に対する読出しを順次アドレス“降順”で行
うとともに、２Ｍｓ個のパス選択フラグβ2Ms 〜β
4Ms-1 を順次アドレス“降順”（β0 〜β2Ms-1 を記憶
したアドレス昇順とは逆であることに注目）で記憶す
る。
パスメモリ回路１３ａの各記憶番地に対し、読み出し−
修正−書き込みにより、２Ｍｓ個のパス選択フラグβ0
〜β2Ms-1 に対する読出しを順次アドレス“降順”で行
うとともに、２Ｍｓ個のパス選択フラグβ2Ms 〜β
4Ms-1 を順次アドレス“降順”（β0 〜β2Ms-1 を記憶
したアドレス昇順とは逆であることに注目）で記憶す
る。
【００５６】そして、次のＭｓクロックの期間（Ｔ５）
に、読出−修正−書込により、パスメモリ回路１３ａか
らパス選択フラグβ4Ms-1 〜β3Ms がアドレス“昇順”
で読み出され、トレースバック回路１５ａによりトレー
スバックされる（ＴＢａ）とともに、パス選択フラグβ
4Ms 〜β5Ms-1 がアドレス“昇順”で書き込まれる。次
いで、次のＭｓクロックの期間（Ｔ６）に、読出−修正
−書込により、パスメモリ回路１３ａからパス選択フラ
グβ3Ms-1 〜β2Ms がアドレス“昇順”で読み出される
とともに、パス選択フラグβ5Ms 〜β6Ms-1 がアドレス
“昇順”で書き込まれる。
に、読出−修正−書込により、パスメモリ回路１３ａか
らパス選択フラグβ4Ms-1 〜β3Ms がアドレス“昇順”
で読み出され、トレースバック回路１５ａによりトレー
スバックされる（ＴＢａ）とともに、パス選択フラグβ
4Ms 〜β5Ms-1 がアドレス“昇順”で書き込まれる。次
いで、次のＭｓクロックの期間（Ｔ６）に、読出−修正
−書込により、パスメモリ回路１３ａからパス選択フラ
グβ3Ms-1 〜β2Ms がアドレス“昇順”で読み出される
とともに、パス選択フラグβ5Ms 〜β6Ms-1 がアドレス
“昇順”で書き込まれる。
【００５７】このパスメモリ回路１３ａから読み出され
たパス選択フラグβ3Ms-1 〜β2Msは、有効なＭｓ個の
トレースバック出力として出力される（ＯＵＴａ）とと
もに、セレクタ１７を介して順次バッファ回路１９に書
き込まれる。
たパス選択フラグβ3Ms-1 〜β2Msは、有効なＭｓ個の
トレースバック出力として出力される（ＯＵＴａ）とと
もに、セレクタ１７を介して順次バッファ回路１９に書
き込まれる。
【００５８】同様に、パスメモリ回路１３ｂにおいて
も、読出−修正−書込と、アドレスの昇順、降順の反転
が行われる。
も、読出−修正−書込と、アドレスの昇順、降順の反転
が行われる。
【００５９】このようにＲＡＭのアクセスをアドレス昇
順とアドレス降順とを交互に繰り返す利用法により、従
来４個必要だったＲＡＭを２個で実現することが可能に
なった。
順とアドレス降順とを交互に繰り返す利用法により、従
来４個必要だったＲＡＭを２個で実現することが可能に
なった。
【００６０】図３は、パスメモリ回路１３ａ、１３ｂを
構成するメモリ回路周辺の入出力信号の詳細を示す回路
図である。図３において、ＲＡＭ１０１には、入力信号
であるアドレスＡＤＤＲ、書込信号ＷＥ、及び双方のメ
モリデータＤＡＴＡがある。ＤＡＴＡは、ＲＥでラッチ
されるラッチ１０５で受けられて、読出データＲeadＤa
ta として出力される。また外部から入力される書込デ
ータＷrite Ｄata は、３状態のバッファ１０３を介し
てＤＡＴＡに接続されている。書込モードまたは読出モ
ードを指定するＲ／Ｗは、書込のとき３状態のバッファ
１０３を有効し、読出のときに３状態のバッファ１０３
の出力を無効にする。
構成するメモリ回路周辺の入出力信号の詳細を示す回路
図である。図３において、ＲＡＭ１０１には、入力信号
であるアドレスＡＤＤＲ、書込信号ＷＥ、及び双方のメ
モリデータＤＡＴＡがある。ＤＡＴＡは、ＲＥでラッチ
されるラッチ１０５で受けられて、読出データＲeadＤa
ta として出力される。また外部から入力される書込デ
ータＷrite Ｄata は、３状態のバッファ１０３を介し
てＤＡＴＡに接続されている。書込モードまたは読出モ
ードを指定するＲ／Ｗは、書込のとき３状態のバッファ
１０３を有効し、読出のときに３状態のバッファ１０３
の出力を無効にする。
【００６１】図４は、図３のメモリの読出−修正−書込
の動作のタイミングを示すタイムチャートである。アド
レスＡＤＤＲとして、２Ｍｓ−１が与えられたとき、こ
のＡＤＤＲの値の期間の前半で、Ｒ／Ｗが読出モードＲ
を示し、この期間の後半で、Ｒ／Ｗが書込モードＷを示
す。Ｒ／Ｗが読出モードＲから書込モードＷに変わる直
前のタイミングでＲＥ信号が”１”から”０”に変化
し、読出データをラッチする。これと同時にＳ状態バッ
ファが出力を有効とし、次いで、ＷＥパルスが与えら
れ、メモリに書込が行われる。このような、メモリの読
出ー修正ー書込動作は、読出と書込とを同一アドレスに
対して行うので、読出と書込とをそれぞれ別のアドレス
に対して行うよりも高速に実行できる。
の動作のタイミングを示すタイムチャートである。アド
レスＡＤＤＲとして、２Ｍｓ−１が与えられたとき、こ
のＡＤＤＲの値の期間の前半で、Ｒ／Ｗが読出モードＲ
を示し、この期間の後半で、Ｒ／Ｗが書込モードＷを示
す。Ｒ／Ｗが読出モードＲから書込モードＷに変わる直
前のタイミングでＲＥ信号が”１”から”０”に変化
し、読出データをラッチする。これと同時にＳ状態バッ
ファが出力を有効とし、次いで、ＷＥパルスが与えら
れ、メモリに書込が行われる。このような、メモリの読
出ー修正ー書込動作は、読出と書込とを同一アドレスに
対して行うので、読出と書込とをそれぞれ別のアドレス
に対して行うよりも高速に実行できる。
【００６２】また本発明は実施の形態に示した回路構成
だけでなく、例えばＤＳＰやＭＰＵといったソフトウェ
ア操作によるビタビ復号においても、アドレスの共有
化、パスメモリの節約、アクセス量の減少による高速化
効果が確認された。
だけでなく、例えばＤＳＰやＭＰＵといったソフトウェ
ア操作によるビタビ復号においても、アドレスの共有
化、パスメモリの節約、アクセス量の減少による高速化
効果が確認された。
【００６３】
【発明の効果】以上説明したように本発明によれば、Ａ
ＣＳＵのパス選択結果を記録するパスメモリ手段と、こ
のパスメモリ手段の値から情報系列を推定する複数のト
レースバック手段と、備えるビタビ復号装置において、
パスメモリ手段とトレースバック手段とを互いに独立に
動作可能な複数組とし、この各組それぞれがパスメモリ
更新動作及び出力動作を同時に行うとともに、各組で位
相をずらして交互に動作することにより、パスメモリの
アドレス発生回路およびＲＡＭが半分となるので大幅に
回路規模を削減することができるという効果がある。
ＣＳＵのパス選択結果を記録するパスメモリ手段と、こ
のパスメモリ手段の値から情報系列を推定する複数のト
レースバック手段と、備えるビタビ復号装置において、
パスメモリ手段とトレースバック手段とを互いに独立に
動作可能な複数組とし、この各組それぞれがパスメモリ
更新動作及び出力動作を同時に行うとともに、各組で位
相をずらして交互に動作することにより、パスメモリの
アドレス発生回路およびＲＡＭが半分となるので大幅に
回路規模を削減することができるという効果がある。
【図１】本発明の一実施形態を示すブロック図である。
【図２】トレースバックによる復号動作を示すタイミン
グ図である。
グ図である。
【図３】パスメモリ回路の詳細を示す回路図である。
【図４】パスメモリ回路の読出修正書込（ＲＭＷ）のタ
イミング図である。
イミング図である。
【図５】たたみ込み符号器の構成例を示す回路図であ
る。
る。
【図６】ビタビ復号法を説明するトレリス線図である。
【図７】状態遷移の組とパスメトリックとの関係を説明
するための図である。
するための図である。
【図８】従来のビタビ復号装置全体の構成を示すブロッ
ク図である。
ク図である。
【図９】従来のビタビ復号装置全体の構成を示すブロッ
ク図である。
ク図である。
【図１０】生き残りパスの説明図である。
【図１１】従来のトレースバック回路の構成を示すブロ
ック図である。
ック図である。
【図１２】従来のトレースバックによる復号動作を示す
タイミング図である。
タイミング図である。
１…ビタビ復号装置、３…入力端子、５…ＢＭＵ、７…
正規化回路、９…ＡＣＳＵ、１１…最尤判定回路、１３
ａ、１３ｂ…パスメモリ回路、１５ａ、１５ｂ…トレー
スバック回路、１７…セレクタ、１９…バッファ回路、
２１…出力端子、２３…トレースバック制御回路。
正規化回路、９…ＡＣＳＵ、１１…最尤判定回路、１３
ａ、１３ｂ…パスメモリ回路、１５ａ、１５ｂ…トレー
スバック回路、１７…セレクタ、１９…バッファ回路、
２１…出力端子、２３…トレースバック制御回路。
Claims (8)
- 【請求項１】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 前記ブランチメトリックとパスメトリックを加算する加
算手段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 該複数のパスメモリ手段の各々に対して設けられ対応す
るパスメモリ手段の値から情報系列を推定する複数のト
レースバック手段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 を備えてなるビタビ復号装置によるビタビ復号方法であ
って、 前記パスメモリ手段と前記トレースバック手段とを互い
に独立に動作可能な複数組とし、 この各組それぞれがパスメモリ更新動作及び出力動作を
同時に行うとともに、各組で位相をずらして交互に動作
することを特徴とするビタビ復号方法。 - 【請求項２】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 ブランチメトリックとパスメトリックを加算する加算手
段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 パスメトリックのうち最小パスの状態を選択する最尤判
定手段と、 前記複数のパスメモリ手段の各々に対して設けられ前記
最尤判定手段結果を初期値として対応するパスメモリ手
段の値から情報系列を推定する複数のトレースバック手
段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 を備えてなるビタビ復号装置によるビタビ復号方法であ
って、 前記パスメモリ手段と前記トレースバック手段とを互い
に独立に動作可能な複数組とし、 この各組それぞれがパスメモリ更新動作及び出力動作を
同時に行うとともに、各組で位相をずらして交互に動作
することを特徴とするビタビ復号方法。 - 【請求項３】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 ブランチメトリックとパスメトリックを加算する加算手
段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 パスメトリックのうち最小パスの状態を選択する最尤判
定手段と、 該最尤判定手段の判定結果によりパスメトリックを正規
化する正規化手段と、 前記複数のパスメモリ手段の各々に対して設けられ前記
最尤判定手段の判定結果を初期値として対応するパスメ
モリ手段の値から情報系列を推定する複数のトレースバ
ック手段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 を備えてなるビタビ復号装置によるビタビ復号方法であ
って、 前記パスメモリ手段と前記トレースバック手段とを互い
に独立に動作可能な複数組とし、 この各組それぞれがパスメモリ更新動作及び出力動作を
同時に行うとともに、各組で位相をずらして交互に動作
することを特徴とするビタビ復号方法。 - 【請求項４】 前記パスメモリ手段と前記トレースバッ
ク手段との組は２組備えられ、これらの組の動作位相
は、 第１の組がパスメモリ更新及び読出出力のための読出修
正書込動作を行っている間に第２の組がパスメモリ更新
及び読み捨てのための読出修正書込動作を行う第１の位
相と、 第２の組がパスメモリ更新及び読出出力のための読出修
正書込動作を行っている間に第１の組がパスメモリ更新
及び読み捨てのための読出修正書込動作を行う第２の位
相と、 を含み、これら第１の位相及び第２の位相を交互に繰り
返すことを特徴とする請求項１ないし請求項３のいずれ
か１項記載のビタビ復号方法。 - 【請求項５】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 前記ブランチメトリックとパスメトリックを加算する加
算手段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 該複数のパスメモリ手段の各々に対して設けられ対応す
るパスメモリ手段の値から情報系列を推定する複数のト
レースバック手段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 前記パスメモリ手段とこれに対応する前記トレースバッ
ク手段とを互いに独立に動作可能な複数組とし、この各
組それぞれにパスメモリ更新動作及び出力動作を同時に
行わせるとともに、各組で位相をずらして交互に動作さ
せる制御手段と、 を備えたことを特徴とするビタビ復号装置。 - 【請求項６】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 ブランチメトリックとパスメトリックを加算する加算手
段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 パスメトリックのうち最小パスの状態を選択する最尤判
定手段と、 前記複数のパスメモリ手段の各々に対して設けられ前記
最尤判定手段結果を初期値として対応するパスメモリ手
段の値から情報系列を推定する複数のトレースバック手
段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 前記パスメモリ手段とこれに対応する前記トレースバッ
ク手段とを互いに独立に動作可能な複数組とし、この各
組それぞれにパスメモリ更新動作及び出力動作を同時に
行わせるとともに、各組で位相をずらして交互に動作さ
せる制御手段と、 を備えたことを特徴とするビタビ復号装置。 - 【請求項７】 復調シンボルを入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、 ブランチメトリックとパスメトリックを加算する加算手
段と、 該加算手段の出力を比較および選択する比較選択手段
と、 該比較選択手段の選択結果を記録する複数のパスメモリ
手段と、 パスメトリックのうち最小パスの状態を選択する最尤判
定手段と、 該最尤判定手段の判定結果によりパスメトリックを正規
化する正規化手段と、 前記複数のパスメモリ手段の各々に対して設けられ前記
最尤判定手段の判定結果を初期値として対応するパスメ
モリ手段の値から情報系列を推定する複数のトレースバ
ック手段と、 該複数のトレースバック手段の出力を多重して所定の順
序に並べ替えるバッファ手段と、 前記パスメモリ手段とこれに対応する前記トレースバッ
ク手段とを互いに独立に動作可能な複数組とし、この各
組それぞれにパスメモリ更新動作及び出力動作を同時に
行わせるとともに、各組で位相をずらして交互に動作さ
せる制御手段と、 を備えたことを特徴とするビタビ復号装置。 - 【請求項８】 前記パスメモリ手段と前記トレースバッ
ク手段との組は２組備えられ、これらの組の動作位相
は、 第１の組がパスメモリ更新及び読出出力のための読出修
正書込動作を行っている間に第２の組がパスメモリ更新
及び読み捨てのための読出修正書込動作を行う第１の位
相と、 第２の組がパスメモリ更新及び読出出力のための読出修
正書込動作を行っている間に第１の組がパスメモリ更新
及び読み捨てのための読出修正書込動作を行う第２の位
相と、 を含み、これら第１の位相及び第２の位相を交互に繰り
返すことを特徴とする請求項５ないし請求項７のいずれ
か１項記載のビタビ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00321097A JP3753822B2 (ja) | 1997-01-10 | 1997-01-10 | ビタビ復号方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00321097A JP3753822B2 (ja) | 1997-01-10 | 1997-01-10 | ビタビ復号方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200419A true JPH10200419A (ja) | 1998-07-31 |
| JP3753822B2 JP3753822B2 (ja) | 2006-03-08 |
Family
ID=11551093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00321097A Expired - Fee Related JP3753822B2 (ja) | 1997-01-10 | 1997-01-10 | ビタビ復号方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3753822B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306878B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 비터비 복호 방법 및 이를 이용한 비터비 복호기 |
| US6810095B2 (en) | 1999-12-20 | 2004-10-26 | Nec Corporation | Viterbi decoder with reduced number of bits in branch metric calculation processing |
| CN112532554A (zh) * | 2020-10-29 | 2021-03-19 | 西安空间无线电技术研究所 | 一种GMSK系统Viterbi解调的一步回溯方法 |
| CN112865814A (zh) * | 2021-01-05 | 2021-05-28 | 成都航天通信设备有限责任公司 | 一种卷积码的Viterbi译码方法及译码器 |
-
1997
- 1997-01-10 JP JP00321097A patent/JP3753822B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306878B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 비터비 복호 방법 및 이를 이용한 비터비 복호기 |
| US6810095B2 (en) | 1999-12-20 | 2004-10-26 | Nec Corporation | Viterbi decoder with reduced number of bits in branch metric calculation processing |
| CN112532554A (zh) * | 2020-10-29 | 2021-03-19 | 西安空间无线电技术研究所 | 一种GMSK系统Viterbi解调的一步回溯方法 |
| CN112865814A (zh) * | 2021-01-05 | 2021-05-28 | 成都航天通信设备有限责任公司 | 一种卷积码的Viterbi译码方法及译码器 |
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| Publication number | Publication date |
|---|---|
| JP3753822B2 (ja) | 2006-03-08 |
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