JPH09266448A

JPH09266448A - ビタビ復号化装置およびビタビ復号化方法

Info

Publication number: JPH09266448A
Application number: JP8073847A
Authority: JP
Inventors: Masataka Wakamatsu; 正孝若松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 1997-10-07
Also published as: US5878060A; EP0798867A3; EP0798867A2; KR970068192A

Abstract

(57)【要約】【課題】トレースバック法を用いた高速ビタビ復号化
装置を実現する。【解決手段】生き残りパスの情報が入力ＤinとしてＲ
ＡＭ６１−１とＲＡＭ６１−２に供給される。ＲＡＭ６
１−１とＲＡＭ６１−２は、それぞれ、クロックＣＫ１
と、クロックＣＫ１とは位相の半周期異なるクロックＣ
Ｋ２に対応して、生き残りパスの情報を交互に、インタ
リーブ動作を行い記憶する。書き込み動作からトレース
バックの動作に切り替わる時点においては、クロックＣ
Ｋ１とクロックＣＫ２の位相が半周期分遅延し、それに
対応して適切な順序でデータがセレクタ６２に出力され
る。トレースバックされたデータは端子Ａと端子Ｂから
セレクタ６２に入力され、所定のタイミングでいずれか
一方のデータが選択された後、端子Ｘより出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号化装置
およびビタビ復号化方法に関し、特に、生き残りパスの
情報の書き込み処理と読み出し処理を、２つのパスメモ
リに対し、交互に行うようにしたトレースバック方式の
高速ビタビ復号を実現するビタビ復号化装置およびビタ
ビ復号化方法に関する。

【０００２】

【従来の技術】従来より、データの伝送過程において発
生するノイズによるエラーを訂正することを目的とし
て、データ信号を符号化して伝送することが行われてき
た。

【０００３】図１４は、拘束長３、符号化率1/2の畳み
込み符号化を行う符号化装置１の一例の構成を示してい
る。

【０００４】符号化装置１は、レジスタＲ１乃至レジス
タＲ３により構成される３ビットのシフトレジスタと２
つの排他的論理和回路（排他的論理和回路Ｅ１と排他的
論理和回路Ｅ２）とで構成されている。

【０００５】排他的論理和回路Ｅ１は、レジスタＲ１乃
至レジスタＲ３の情報ビットについて排他的論理和を計
算し、値Ｘ1として出力するようになされている。排他
的論理和回路Ｅ２は、レジスタＲ１とレジスタＲ３の情
報ビットについて排他的論理和を計算し、値Ｘ2として
出力するようになされている。

【０００６】レジスタＲ１に、１ビットの情報が入力さ
れると、レジスタＲ１に蓄積されていた情報ビットはレ
ジスタＲ２に、レジスタＲ２に蓄積されていた情報ビッ
トはレジスタＲ３に、それぞれシフトするようになされ
ている。

【０００７】いま、レジスタＲ１に蓄積されている情報
ビットの値がａであり、レジスタＲ２に蓄積されている
情報ビットの値がｂであるとき、レジスタＲ１に１ビッ
トの情報ビットが入力され、値Ｘ1と値Ｘ2が出力された
ものとする。

【０００８】このときのレジスタＲ１乃至Ｒ３に蓄積さ
れる情報ビットの値は、それぞれ、入力された情報ビッ
トの値、値ａ、および値ｂである。従って、１ビットの
情報ビットが入力されたときの符号化装置１の状態数
は、(ａ,ｂ)の組み合わせで決まる。すなわち、いまの
場合、(0,0),(0,1),(1,0),および(1,1)の４種類の状態
が存在する。一般に、レジスタの数がｎ個（拘束長が
ｎ）であるときの状態数は、2^(ｎ-1)（^はべき乗を示
す）で表すことができる。

【０００９】図１５は、符号化装置１に対応するトレリ
ス線図である。

【００１０】図１５には、符号化装置１の取り得る状態
が状態０乃至状態３で示されており、その各状態のとき
に入力される情報ビットに対応して出力される値Ｘ1と
値Ｘ2が(Ｘ1 Ｘ2)として示されている。また、情報ビッ
トとして0が入力されたときの状態遷移を実線で、1が入
力されたときの状態遷移を点線で、それぞれ示してあ
る。

【００１１】例えば、状態０（ａ=ｂ=0）のとき、情報
ビットとして0が入力されると、(0 0)（Ｘ1=0とＸ2=0）
が出力され、状態０に遷移する（状態は変わらない）。
また、状態０（ａ=ｂ=0）のとき、情報ビットとして1が
入力されると、(1 1)（Ｘ1=1とＸ2=1）が出力され、状
態１に遷移する。

【００１２】このようにして符号化されたデータは、ラ
ンダムエラーの訂正能力が優れており、例えば、ビタビ
復号により最も確からしいパスを決定して復号データに
変換することで信頼性の高いデータを取得することがで
きる。

【００１３】ここで、ビタビ復号のより具体的な例を、
図１６と図１７を参照して説明する。

【００１４】いま、符号化装置１の状態が初期値として
の状態０（ａ=ｂ=0）にあるとき、(0,1,0,0)の順で情報
ビットが符号化装置１に入力されたものとする。また、
この直後に入力データの終わりを意味するためのデータ
(0,0)が符号化装置１に入力されたものとする。つま
り、いまの場合、(0,1,0,0,0,0)の順でデータが符号化
装置１に入力され、この入力に対する符号データ(00,1
1,10,11,00,00)が出力される。

【００１５】この符号データに対し、第２ビット目と第
５ビット目にエラーが発生し、(01,11,00,11,00,00)の
データが伝送されてきたものとする。

【００１６】図１６は、このデータに対する３クロック
目までのトレリス線図を示している。

【００１７】ビタビ復号においては、（０段、状態０）
で、第１クロックで(01)が伝送されたとき、その状態か
ら遷移可能な（１段、状態０）と（１段、状態１）につ
いて、確からしさを示す枝（ブランチ）メトリックを求
めた後、パスメトリックを計算する。具体的には、各パ
スについての符号語（(00)と(11)）と実際の符号語(01)
を成分ごとに比較したときの差の総和を示すハミング距
離を計算してこれらの処理を行う。

【００１８】つまり、いまの場合、（０段、状態０）か
ら（１段、状態０）のパスについての枝メトリックは、
ハミング距離が1（符号語(00)と実際の符号語(01)を比
較すると、第１ビット目の差はなく、第２ビット目の差
が1であるので、0+1=1）であるため1となる。同様に、
（０段、状態０）から（１段、状態１）のパスについて
枝メトリックを求めると、1(=1+0)となる。このこと
と、（０段、状態０）のパスメトリックが0であること
から、（１段、状態０）と（１段、状態１）のパスメト
リックは、共に1(=0+1)となる。

【００１９】次に、第２クロックで、(11)が伝送された
とき、各状態（（１段、状態０）と（１段、状態１））
から遷移可能な状態へのパスメトリックを求める。つま
り、（１段、状態０）から（２段、状態０）への枝メト
リックは2(=1+1)であり、（１段、状態０）のパスメト
リックは1であるので、（２段、状態０）のパスメトリ
ックは、3(=1+2)となる。同様に、（２段、状態１）、
（２段、状態２）、および（２段、状態３）のパスメト
リックは、それぞれ、1,2,および2となる。

【００２０】次に、第３クロックで、(00)が伝送された
ときも、第３段の各状態について、パスメトリックを求
めるが、第３段の各状態には、それぞれ、２つの状態か
らの遷移が考えられる。そこで、いまの場合には、パス
メトリックが小さい方のパスを選択するようにする。例
えば、（第３段、状態０）には（第２段、状態０）から
のパスと、（第２段、状態２）からのパスが存在する
が、（第２段、状態０）からのパスによるパスメトリッ
クを計算すると、3となり、（第２段、状態２）からの
パスによるパスメトリックを求めると4となる。従っ
て、（第２段、状態０）からのパスを生き残りパスとし
て選択するようにする。

【００２１】このようにして、第６クロックまでの符号
語について、生き残りパスを求めたものを図１７に示
す。

【００２２】図１７では、(00,00,00,00,00,00)と(00,1
1,10,11,00,00)の２つのパスが生き残りパスとして示さ
れている（入力データにデータの終了を意味する(0,0)
を入力したため、最後の状態は必ず状態０になる）。こ
こで、さらに、この２つのパスによる符号系列と実際の
符号系列についてのハミング距離を求め、小さい方のパ
スを１つ選択する。つまり、(00,00,00,00,00,00)と(0
1,11,00,11,00,00)とのハミング距離は5であり、(00,1
1,10,11,00,00)と(01,11,00,11,00,00)とのハミング距
離は2であるので、最終的な生き残りパスとして(00,11,
10,11,00,00)を選択する。この符号系列は、符号化装置
１の出力データと同じであり、エラーが除去された符号
系列となっている。

【００２３】このようにして、伝送されてきた符号デー
タに含まれるエラーを訂正することができる。

【００２４】実際に、このビタビ復号を行うためには、
例えば、図１５に示したようなトレリス線図に対応する
構造を有する、生き残りパスを記憶させるためのパスメ
モリが必要である。

【００２５】上述の例では、短い符号系列(00,11,10,1
1,00,00)の場合について説明したが、一般的な符号系列
はかなり長い。従って、ビタビ復号を厳密に行おうとす
る場合、符号系列が終了するまで生き残りパスを記憶し
ておく必要があるが、そのようにした場合、メモリセル
の数が膨大になるとともに、復号のための遅延時間も過
大となる。そこで、通常、パスメモリに所定の長さの最
新のパスを記憶しておき、新しいパスを書き込む直前
に、最も古いパスの入力時点における復号語データを決
定出力し、最も古いパスを捨てるようにする。

【００２６】また、このパスメモリに記憶する生き残り
パスの情報を用いてビタビ復号を行う場合、トレースバ
ック法とＲＥ(Register Exchange)法との２通りの復号
方法がある。ＲＥ法は、トレースバック法に較べ、消費
電力は大きいが、復号速度は速い。そこで、復号を高速
に行うためには、ＲＥ法が用いられる。

【００２７】

【発明が解決しようとする課題】しかしながら、例え
ば、拘束長が７である畳み込み符号データの場合、状態
数は64となり、ＲＥ法によるパスメモリを実現しようと
すると、多くのゲートが必要となる。その結果、ゲート
を構成するＣＭＯＳＬＳＩの消費電力が大きくなると
ともに、発生する熱が過大となるため、プラスチックパ
ッケージに入らないという問題を生じる。

【００２８】そこで、比較的、消費電力が小さいトレー
スバック法を用いて、復号速度を高速にすることが考え
られる。例えば、生き残りパスを記憶するＲＡＭを複数
のメモリバンクに分割し、生き残りパスの情報の書き込
みと、トレースバックによる復号とを、別個のメモリバ
ンクに対して並行して行うようにする。

【００２９】しかしながら、このようにした場合におい
ても、復号速度は充分でなく、トレースバック法を用い
て、より高速な復号を実現することは困難である課題が
あった。

【００３０】本発明はこのような状況に鑑みてなされた
ものであり、２つのＲＡＭに対してインタリーブ動作を
行うことで、より高速に、復号を行うビタビ復号化装置
を実現するものである。

【００３１】

【課題を解決するための手段】請求項１に記載のビタビ
復号化装置は、第１の位相のクロックと、第１の位相の
クロックとは位相が半周期異なる第２の位相のクロック
とを生成する生成手段と、第１の位相のクロックに対応
して生き残りパスの情報の1/2の情報を蓄積する第１の
蓄積手段と、第２の位相のクロックに対応して生き残り
パスの情報の1/2の情報を蓄積する第２の蓄積手段と、
分散して蓄積された生き残りパスの情報を、所定の順番
で抽出する抽出手段とを備えることを特徴とする。

【００３２】請求項４に記載のビタビ復号化方法は、第
１の位相のクロックと、第１の位相のクロックとは位相
が半周期異なる第２の位相のクロックとを生成し、第１
の位相のクロックに対応して生き残りパスの情報の1/2
の情報を蓄積し、第２の位相のクロックに対応して生き
残りパスの情報の1/2の情報を蓄積し、分散して蓄積さ
れた生き残りパスの情報を、所定の順番で抽出すること
を特徴とする。

【００３３】請求項１に記載のビタビ復号化装置におい
ては、生成手段が、第１の位相のクロックと、第１の位
相のクロックとは位相が半周期異なる第２の位相のクロ
ックとを生成し、第１の蓄積手段が、第１の位相のクロ
ックに対応して生き残りパスの情報の1/2の情報を蓄積
し、第２の蓄積手段が、第２の位相のクロックに対応し
て生き残りパスの情報の1/2の情報を蓄積し、抽出手段
が、分散して蓄積された生き残りパスの情報を、所定の
順番で抽出する。

【００３４】請求項４に記載のビタビ復号化方法におい
ては、第１の位相のクロックと、第１の位相のクロック
とは位相が半周期異なる第２の位相のクロックとが生成
され、第１の位相のクロックに対応して生き残りパスの
情報の1/2の情報が蓄積され、第２の位相のクロックに
対応して生き残りパスの情報の1/2の情報が蓄積され、
分散して蓄積された生き残りパスの情報が、所定の順番
で抽出される。

【００３５】

【発明の実施の形態】以下に本発明の実施例を説明する
が、特許請求の範囲に記載の各手段と以下の実施例との
対応関係を明かにするために、各手段の後の括弧内に、
対応する実施例（但し一例）を付加して本発明の特徴を
記述すると、次のようになる。但し、勿論この記載は、
各手段を記載したものに限定することを意味するもので
はない。

【００３６】請求項１に記載のビタビ復号化装置は、パ
スメモリに蓄積された生き残りパスの情報をトレースバ
ックを行うことにより分析し、最尤復号データを生成す
るビタビ復号化装置において、第１の位相のクロック
と、第１の位相のクロックとは位相が半周期異なる第２
の位相のクロックとを生成する生成手段（例えば、図１
０の分周回路９１）と、第１の位相のクロックに対応し
て生き残りパスの情報の1/2の情報を蓄積する第１の蓄
積手段（例えば、図４のＲＡＭ６１−１）と、第２の位
相のクロックに対応して生き残りパスの情報の1/2の情
報を蓄積する第２の蓄積手段（例えば、図４のＲＡＭ６
１−２）と、第１の蓄積手段と第２の蓄積手段とに分散
して蓄積された生き残りパスの情報を、所定の順番で抽
出する抽出手段（例えば、図４のセレクタ６２）とを備
えることを特徴とする。

【００３７】図１は、拘束長７、符号化率1/2の畳み込
み符号を行う符号化装置１１の一例の構成を示してい
る。

【００３８】符号化装置１１は、レジスタＲ１１乃至レ
ジスタＲ１７により構成される７ビットのシフトレジス
タと２つの排他的論理和回路（排他的論理和回路Ｅ１１
と排他的論理和回路Ｅ１２）とで構成されている。

【００３９】排他的論理和回路Ｅ１１は、レジスタＲ１
１、レジスタＲ１３、レジスタＲ１４、レジスタＲ１
６、およびレジスタＲ１７の情報ビットについて排他的
論理和を計算し、２値信号の値Ｉとして出力するように
なされている。排他的論理和回路Ｅ１２は、レジスタＲ
１１乃至レジスタＲ１４とレジスタＲ１７の情報ビット
について排他的論理和を計算し、２値信号の値Ｑとして
出力するようになされている。

【００４０】レジスタＲ１１に、１ビットの情報が入力
されると、レジスタＲ１１に蓄積されていた情報ビット
はレジスタＲ１２にシフトするようになされている。同
様に、レジスタＲ１２乃至レジスタＲ１６に蓄積されて
いた情報ビットはレジスタＲ１３乃至レジスタＲ１７
に、それぞれシフトするようになされている。

【００４１】値Ｉと値Ｑは、それぞれ、ＱＰＳＫ(Quadr
ature Phase Shift Keying)変調回路（図示せず）に入
力されるようになされている。

【００４２】図２は、図１の符号化装置１１で符号化さ
れたデータを復号する、本発明のビタビ復号化装置２１
の一実施例の構成を示すブロック図である。

【００４３】ＱＰＳＫ変調回路より伝送されてくるＩチ
ャネル信号とＱチャネル信号はビタビ復号化装置２１の
ＢＭＣ回路３１に入力されるようになされている。

【００４４】ＢＭＣ回路３１は、６４（=2^(7-1)）種類
の全状態について、１クロック前の状態から現状態に遷
移することができるパスの枝メトリックを計算し、ＡＣ
Ｓ(Add Compare Select)装置３２に出力するようになさ
れている。

【００４５】ＡＣＳ装置３２は、全状態に対応する６４
個のＡＣＳ回路（４１−０乃至４１−６３）を内蔵して
おり、ＢＭＣ回路３１より入力される枝メトリックに１
クロック前の所定のパスメトリックを加えた現時点のパ
スメトリックのうち、小さい方のメトリックを現状態の
パスメトリックとした選択結果を各状態毎にパスメモリ
３３に出力するようになされている。

【００４６】パスメモリ３３は、ＡＣＳ装置３２から入
力される６４個の生き残りパスの情報を各状態に対応す
るメモリセルに記憶するとともに、トレースバックによ
り読み込んだ生き残りパスの情報を新しいものから古い
ものへとさかのぼり（トレースバック）、復号データを
出力するようになされている。生き残りパスの情報の書
き込みと、トレースバックによる生き残りパスの情報の
読み込みは、パスメモリ３３を構成する２つのＲＡＭを
用いたインタリーブ動作により行われるようになされて
いる。

【００４７】図３は、ＡＣＳ装置３２に内蔵されている
ＡＣＳ回路４１−０の一実施例の構成を示すブロック図
である。図示は省略するが、他のＡＣＳ回路（４１−１
乃至４１−６３）も同様に構成されている。

【００４８】加算回路５１−０１は、時刻(ｔ-1)におけ
る状態のうち、ＡＣＳ回路４１−０に対応する状態に遷
移することができる所定の状態からの枝メトリックＢＭ
１(ｔ)（ＢＭＣ回路３１より入力される枝メトリック）
と、時刻(ｔ-1)におけるその状態のパスメトリックＰＭ
１(ｔ-1)（所定のＡＣＳ回路４１−Ｌのフリップフロッ
プ５４−Ｌより入力されるパスメトリック）とを加え、
比較回路５２−０とセレクタ５３−０に出力するように
なされている。

【００４９】加算回路５１−０２は、時刻(ｔ-1)におけ
る状態のうち、ＡＣＳ回路４１−０に対応する状態に遷
移することができる他の所定の状態からの枝メトリック
ＢＭ２(ｔ)と、時刻(ｔ-1)におけるその状態のパスメト
リックＰＭ２(ｔ-1)とを加え比較回路５２−０とセレク
タ５３−０に出力するようになされている。

【００５０】比較回路５２−０は、加算回路５１−０１
と加算回路５１−０２より入力されるメトリックを大小
比較し、比較結果をセレクタ５３−０に出力するように
なされている。また、比較回路５２−０は、比較結果を
生き残りパスの情報（図４のＤin）として、パスメモリ
３３の対応するメモリセルに出力するようになされてい
る。

【００５１】セレクタ５３−０は、比較回路５２−０か
らの比較結果に基づき、加算回路５１−０１と加算回路
５１−０２より入力されるパスメトリックのうち、小さ
い方のパスメトリックを選択し、フリップフロップ５４
−０に出力するようになされている。

【００５２】フリップフロップ５４−０は、マスタクロ
ックＣＫに対応して、所定のタイミング（１クロック遅
延させたタイミング）で、パスメトリックＰＭ(ｔ)を所
定のＡＣＳ回路４１−ｋの加算回路５１−ｋi（i=1また
は2）に出力するようになされている。

【００５３】図４は、パスメモリ３３の一実施例の構成
を示すブロック図である。

【００５４】ＡＣＳ装置３２（比較回路（５２−０乃至
５２−６３））から入力される、図中、Ｄinで示される
生き残りパスの情報はマスタクロックに同期してＲＡＭ
６１−１またはＲＡＭ６１−２に供給されるようになさ
れている。また、ＲＡＭ６１−１とＲＡＭ６１−２に対
する書き込みまたは読み出しの位置を指定するアドレス
としては、共通の信号が供給されるようになされてい
る。なお、ＡＣＳ装置３２からは、６４個の状態に対応
する生き残りパスの情報（合計６４ビットのデータ）
が、マスタクロックに同期してＲＡＭ６１−１とＲＡＭ
６１−２の各状態に対応するメモリセルに供給される
が、この図においては、便宜上、これを入力Ｄinとして
まとめ、１本の線で供給されるように表している。

【００５５】ＲＡＭ６１−１とＲＡＭ６１−２は、それ
ぞれ、６個のメモリバンクに分割されており、マスタク
ロックの1/2の周波数のクロックＣＫ１とクロックＣＫ
２に同期して、生き残りパスの情報の書き込み処理と、
トレースバックによる読み出し処理を、別個のメモリバ
ンクを用いて並行して行うようになされている（この点
については、図５を参照して後述する）。

【００５６】ＲＡＭ６１−１とＲＡＭ６１−２に供給さ
れるクロックＣＫ１とクロックＣＫ２は、互いに位相が
半周期異なるクロックである。従って、入力Ｄin（生き
残りパスの情報）の書き込み処理とトレースバックによ
る読み込み処理は、それぞれ、ＲＡＭ６１−１のメモリ
バンクとＲＡＭ６１−２の対応するメモリバンクにおい
て、交互に行われる（インタリーブされる）ようになさ
れている。

【００５７】トレースバックにより読み出された生き残
りパスの情報は、所定のタイミングで、それぞれ、セレ
クタ６２の端子Ａと端子Ｂに入力されるようになされて
いる。セレクタ６２は、端子Ｓより入力される選択信号
に対応して、端子Ａと端子Ｂとから入力されるデータの
うち、いずれか一方のデータを選択して端子Ｘを介し、
出力するようになされている。この選択信号は、ＲＡＭ
６１−１のメモリバンクより読み出されたデータ（端子
Ａより入力されるデータ）と、ＲＡＭ６１−２の対応す
るメモリバンクより読み出されたデータ（端子Ｂより入
力されるデータ）とを、交互に選択するマスタクロック
に同期した信号である。セレクタ６２は、この信号に従
って入力データを選択することにより、データを適切な
順序で出力することができる。

【００５８】図５は、ＲＡＭ６１−１を構成するメモリ
バンクとメモリバンクの状態の時間的な変化を示す図で
ある。なお、図示は省略するが、ＲＡＭ６１−２もＲＡ
Ｍ６１−１と同様に構成されている。また、図５に示す
メモリバンクは、Transaction Letters Architectual T
radeoffs For Survivor Sequence Memory Managementin
Viterbi Decoders Gennady Feygin and P.G.Guiak
P426を参考にして構成している。

【００５９】図５に示すように、ＲＡＭ６１−１は、６
つのメモリバンク（BK0-1乃至BK5-1）から構成されてい
る。また、各メモリバンクは、状態数６４に対応する幅
（６４ビット）と、トレースバックを行う段数（トレー
スバック深さＬ）の1/4の大きさ（ハーフワード長:１６
ビット）とで規定される容量を有するようになされてい
る。すなわち、パスメモリ３３においては、後述するよ
うに、１２個のメモリバンク（ＲＡＭ６１−１の６つの
メモリバンクとＲＡＭ６１−２の対応する６つのメモリ
バンク）に書き込まれた生き残りパスの情報が用いられ
てビタビ復号が行われるようになされている。

【００６０】図５の一番上に位置する６つのメモリバン
ク（BK0-1乃至BK5-1）は、時刻０におけるＲＡＭ６１−
１を構成する各メモリバンクの状態を示している。すな
わち、メモリバンクBK0-1は、生き残りパスの情報の書
き込み処理が、メモリバンクBK1-1は、トレースバック
されたデータのうち、このメモリバンクに記憶されてい
た生き残りパス上のデータのデコード処理（dc）が、そ
れぞれ、時刻０より開始されることを示している。

【００６１】同様に、メモリバンクBK2-1とメモリバン
クBK4-1は、未稼働の状態、すなわち、生き残りパスの
書き込み処理、トレースバック（読み出し処理）、また
はデコード処理のいずれの処理も行わない状態（idle）
を示しており、メモリバンクBK3-1とメモリバンクBK5-1
は、時刻０より、トレースバック（tb）が開始されるこ
とを示している。

【００６２】いま、生き残りパスの情報をトレースバッ
ク深さＬで示される範囲まで書き込むために要する時間
を周期Ｔで表すとすると、書き込みは、ＲＡＭ６１−１
とＲＡＭ６１−２に、交互に行われるため、そのうちの
一方のＲＡＭ６１−１における状態の変化を表す図５の
上から第２番目に示した６つのメモリバンクは、第１番
目に示した６つのメモリバンクの状態から半周期(Ｔ/2)
経過した状態を示している。同様に、図５の上から第３
番目乃至第８番目に示した、それぞれの６つのメモリバ
ンクは、上から第１番目に示した６つのメモリバンクの
状態から、それぞれ、Ｔ,(3Ｔ)/2,2Ｔ,(5Ｔ)/2,3Ｔ、ま
たは(7Ｔ)/2だけ経過した状態を示している。

【００６３】また、各メモリバンク（BK0-1乃至BK5-1）
は、半周期(Ｔ/2)毎に、生き残りパスの情報の書き込
み、トレースバック（tb）、待ち状態（idle）、トレー
スバック（tb）、待ち状態（idle）、またはデコード
（dc）の順番で、繰り返し、処理が行われるようになさ
れている。

【００６４】この図から判るように、例えば、メモリバ
ンクBK0-1とメモリバンクBK1-1の２つのメモリバンクに
ついて、時間的な処理の変化を追うと、時刻０で、この
２つのメモリバンクに対して、メモリバンクBK0-1,BK1-
1の順に、ＡＣＳ装置３２より供給された生き残りパス
の情報の書き込みが開始され、時刻Ｔで、書き込みが終
了するとともに、トレースバックが開始されて、メモリ
バンクBK1-1,BK0-1の順に、生き残りパスの情報が読み
出され、出力される。そして、時刻2Ｔで、トレースバ
ックが終了し、時刻(5Ｔ)/2で、メモリバンクBK0-1に記
憶されていた生き残りパス上のデータがデコードされ
る。

【００６５】また、時刻(3Ｔ)/2において、メモリバン
クBK2-1への書き込みが完了するので、メモリバンクBK2
-1,BK1-1の順にトレースバックが行われ、時刻3Ｔで、
デコードが行われる。

【００６６】このようにして、６つのメモリバンクのう
ちの４つ（この２つは順次変化する）について、生き残
りパスの情報の書き込み、トレースバック、またはデコ
ードが、順番に、繰り返し、実行されるようになされて
いる。

【００６７】勿論、これらの動作は、クロックＣＫ１ま
たはクロックＣＫ２に対応してＲＡＭ６１−１とＲＡＭ
６１−２に対して交互に行われため、実際には、時刻０
で、２つのメモリバンク（ＲＡＭ６１−１のメモリバン
クBK0-1とＲＡＭ６１−２のメモリバンクBK0-2）に対し
て、ＡＣＳ装置３２より供給された生き残りパスの情報
の書き込みが開始され、時刻Ｔで、書き込みが終了する
とともに、トレースバックが開始されて生き残りパスの
情報が読み出され、セレクタ６２を介してＭＤＬ回路３
４に適切な順番で出力される。そして、時刻2Ｔで、ト
レースバックが終了し、時刻(5Ｔ)/2で、ＲＡＭ６１−
１のメモリバンクBK0-1とＲＡＭ６１−２のメモリバン
クBK0-2に記憶されていた生き残りパス上のデータがＭ
ＤＬ回路３４により、デコードされる。

【００６８】これらの動作（書き込みと読み出し）が、
ＲＡＭ６１−１とＲＡＭ６１−２の６つのメモリバンク
内で並行して、行われることにより、ビタビ復号を高速
に実行することができる。なお、上述の実施例では、Ｒ
ＡＭ６１−１とＲＡＭ６１−２は、それぞれ、６個のメ
モリバンクに分割されているとしたが、１つのＲＡＭの
２個のメモリバンクに記憶された生き残りパスの情報を
基に、ビタビ復号を行うため、２の倍数の数のメモリバ
ンクで構成せれていればよい。

【００６９】このようにして、上述の動作が、ＲＡＭ６
１−１とＲＡＭ６１−２に対して交互に行われるため、
例えば、１つのＲＡＭを用いて図５に示す動作を行わせ
る場合と比較し、ほぼ、倍の速度でビタビ復号を行うこ
とがきる。

【００７０】しかしながら、図５に示すように、このビ
タビ復号では、トレースバック深さＬの書き込み終了直
後に、トレースバックが実行される。従って、通常のＤ
フリップフロップを用いてマスタクロックから、クロッ
クＣＫ１とクロックＣＫ２を生成すると、書き込みから
読み出しに移る時点でデータの読み出し順序が逆転して
しまう。このことについて、図６と図７を参照して説明
する。

【００７１】例えば、図６に示すような構成の1/2分周
回路７１により、マスタクロックから1/2の周波数のク
ロックを生成するものとする。

【００７２】図６に示す1/2分周回路７１においては、
マスタクロックＣＫがＤフリップフロップ７２の端子Ｃ
Ｋに、端子ＸＱの出力が端子Ｄに、それぞれ入力される
ようになされている。そして、端子Ｑの出力が、クロッ
クＣＫ１として、端子ＸＱの出力がクロックＣＫ２とし
て、それぞれ出力されるようになされている。

【００７３】次に、図７のタイミングチャートを参照し
て、図６に示す1/2分周回路７１を用いて生成したクロ
ックＣＫ１とＣＫ２を、図４のパスメモリ３３のＲＡＭ
６１−１とＲＡＭ６１−２に供給した場合の動作につい
て説明する。

【００７４】なお、生き残りパスの情報としての入力Ｄ
inは、本来、６４ビットを有する入力データであるが、
この図７では、説明を簡単にするため、１ビットのデー
タ(N-5)乃至データNとして示してある。

【００７５】マスタクロックＣＫ（図７（Ａ））を1/2
分周回路７１の端子ＣＫに供給すると、そのたち下がり
エッジのタイミングにおける端子Ｄ（ＸＱ）の信号の論
理がラッチされ、端子Ｑより出力される。また、端子Ｘ
Ｑからは、端子Ｑと反対の論理の信号が出力される。こ
れにより、マスタクロックＣＫの1/2の周波数のクロッ
クＣＫ１（図７（Ｂ））が、端子Ｑより出力される。ま
た、クロックＣＫ１（図７（Ｂ））と位相が半周期異な
る（逆位相の）クロックＣＫ２（図７（Ｃ））が、1/2
分周回路７１の端子ＸＱより出力される。このようにし
て生成されたクロックＣＫ１とクロックＣＫ２を図４の
ＲＡＭ６１−１とＲＡＭ６１−２に、それぞれ供給す
る。

【００７６】信号ＸＷＥ（図７（Ｅ））がＬ(Low)レベ
ルの信号（書き込みモード）であるとき、ＲＡＭ６１−
１には、マスタクロックＣＫ（図７（Ａ））に同期して
供給される入力Ｄin（図７（Ｄ））が、データ(N-5),(N
-3),(N-1)の順に、クロックＣＫ１（図７（Ｂ））のた
ち下がりエッジのタイミングで、アドレス信号ＡＤ（図
７（Ｈ））に対応するメモリセルに書き込まれると同時
に、出力Ｄout1（図７（Ｆ））として読み出される。

【００７７】同様に、信号ＸＷＥがＬ(Low)レベルの信
号であるとき、ＲＡＭ６１−２には、マスタクロックＣ
Ｋ（図７（Ａ））に同期して供給される入力Ｄin（図７
（Ｄ））が、データ(N-4),(N-2),Nの順に、クロックＣ
Ｋ２（図７（Ｃ））のたち下がりエッジのタイミング
で、アドレス信号ＡＤ（図７（Ｈ））に対応するメモリ
セルに書き込まれると同時に、出力Ｄout2（図７
（Ｇ））として読み出される。

【００７８】信号ＸＷＥ（図７（Ｅ））がＨ(High)レベ
ルの信号（読み出しモード）であるとき、ＲＡＭ６１−
１は、クロックＣＫ１（図７（Ｂ））のたち下がりエッ
ジのタイミングで、アドレス信号ＡＤ（図７（Ｈ））に
対応するメモリセルに書き込まれているデータを、デー
タ(N-1),(N-3),(N-5)の順に、出力Ｄout1（図７
（Ｆ））として読み出す。

【００７９】同様に、信号ＸＷＥがＨ(High)レベルの信
号であるとき、ＲＡＭ６１−２は、クロックＣＫ２（図
７（Ｃ））のたち下がりエッジのタイミングで、アドレ
ス信号ＡＤ（図７（Ｈ））に対応するメモリセルに書き
込まれているデータを、データN,(N-2),(N-4)の順に、
出力Ｄout2（図７（Ｇ））として読み出す。この出力Ｄ
out1とＤout2が、セレクタ６２に入力され、所定のタイ
ミングで交互に出力信号Ｏutとして出力される。

【００８０】このように、マスタクロックＣＫ（図７
（Ａ））から生成したクロックＣＫ１（図７（Ｂ））と
クロックＣＫ２（図７（Ｃ））に同期して、ＲＡＭ６１
−１またはＲＡＭ６１−２からデータＤout1（図７
（Ｆ））とデータＤout2（図７（Ｇ））を読み出し、セ
レクタ６２で交互に選択すると、その順番は、データ(N
-1)、データN、データ(N-3)、データ(N-2)、データ(N-
5)の順となり、本来の順番（データN、データ(N-1)、デ
ータ(N-2)、データ(N-3)、データ(N-4)、データ(N-4)）
からずれることになる。

【００８１】トレースバックでは、64ビットの読み出し
データから1ビットを選択し、そのアドレス（状態）と
その1ビットデータとにより、１クロック前の状態を決
めるため、データの読み出し順序が適切でないと、ビタ
ビ復号が行えないことになる。

【００８２】そこで、本実施例では、書き込みから読み
出しに切り替わる時点でマスタクロック１周期分のクロ
ックマスクを生成し、このクロックマスクを利用して、
クロックＣＫ１とクロックＣＫ２の位相を半周期分遅延
させるようにする。

【００８３】図８は、書き込みから読み出しに切り替わ
る時点でマスタクロック１周期分のクロックマスクを生
成するクロックマスク生成回路８１の一実施例を示す図
である。

【００８４】Ｄフリップフロップ８４の端子ＣＫにマス
タクロックＣＫが入力され、端子ＤにＸＷＥ信号が入力
され、端子Ｑの出力はＮＯＲ回路８３の一方の入力に供
給されるようになされている。また、ＸＷＥ信号はＮＯ
Ｔ回路８２で反転された後、ＮＯＲ回路８３の他方の入
力に供給されている。そして、ＮＯＲ回路８３の出力が
クロックマスクＭとして出力される。

【００８５】ここで、図９のタイミングチャートを参照
して、クロックマスク生成回路８１の動作について説明
する。

【００８６】ＸＷＥ信号（図９（Ｂ））は、ＮＯＴ回路
８２により反転され（図９（Ｃ））、ＮＯＲ回路８３に
入力される。Ｄフリップフロップ８４は、マスタクロッ
クＣＫ（図９（Ａ））の立ち上がりエッジのタイミング
におけるＸＷＥ信号（図９（Ｂ））のレベルに対応した
信号（図９（Ｄ））を出力する。ＮＯＲ回路８３は、Ｎ
ＯＴ回路８２の出力（図９（Ｄ））とＤフリップフロッ
プ８４の出力（図９（Ｄ））の否定論理和（図９
（Ｅ））を出力する。

【００８７】図９から判るように、このクロックマスク
Ｍ（図９（Ｅ））は、書き込みから読み出しに切り替わ
るときに発生され、マスタクロックＣＫ（図９（Ａ））
の１周期分の信号となっている。

【００８８】このクロックマスクを利用して、書き込み
から読み出しへ切り替わる時点で、クロックＣＫ１また
はクロックＣＫ２の位相を半周期分ずらすようにした分
周回路を図１０に示す。

【００８９】図１０に示すイネーブル端子ＥＮ付きフリ
ップフロップ９２は、書き込みから読み出しへ切り替わ
る時点で、ＥＮ端子にクロックマスクＭをディセーブル
信号として印加することで、クロックＣＫ１とクロック
ＣＫ２の位相を半周期分遅延させるようになされてい
る。

【００９０】図１１は、ＥＮ端子付きフリップフロップ
９２の一実施例の構成を示す回路図である。

【００９１】ＥＮ端子付きフリップフロップ９２は、ク
リア端子ＣＬ、端子Ｄ、端子ＣＫ、および端子ＥＮの４
つの入力端子と、端子Ｑと端子ＸＱの２つの出力端子を
有しており、図１０に示すように端子ＸＱの出力が端子
Ｄに供給されている。

【００９２】入力端子ＣＫから入力されるマスタクロッ
クＣＫは、ＮＯＴ回路１０１−１に供給されて反転さ
れ、その出力がクロックＸＣＫＩとして出力されるとと
もに、ＮＯＴ回路１０１−２に供給され、さらに反転さ
れてマスタクロックＣＫと同じ波形を有するクロックＣ
ＫＩとして出力されるようになされている。

【００９３】入力端子ＥＮから入力されるクロックマス
クＭは、ＮＯＴ回路１０１−３に供給されて反転され、
その出力がクロックマスクＸＥＮＩとして出力されると
ともに、ＮＯＴ回路１０１−４に供給され、さらに反転
されて、クロックマスクＭと同じ波形を有するクロック
マスクＥＮＩとして出力されるようになされている。

【００９４】クロックＣＫＩは、スイッチ１０３−３の
負端子、スイッチ１０３−４の正端子、スイッチ１０３
−５の正端子、およびスイッチ１０３−６の負端子に、
それぞれ供給されるようになされている。また、クロッ
クＸＣＫＩは、スイッチ１０３−３の正端子、スイッチ
１０３−４の負端子、スイッチ１０３−５の負端子、お
よびスイッチ１０３−６の正端子に、それぞれ供給され
るようになされている。

【００９５】クロックマスクＥＮＩは、スイッチ１０３
−１の負端子とスイッチ１０３−２の正端子に供給さ
れ、クロックマスクＸＥＮＩは、スイッチ１０３−１の
正端子とスイッチ１０３−２の負端子に供給されるよう
になされている。

【００９６】入力端子Ｄは、スイッチ１０３−１とスイ
ッチ１０３−３を介してＮＡＮＤ回路１０２−１の一方
の入力に接続されている。入力端子ＣＬは、ＮＡＮＤ回
路１０２−１の他方の入力に接続されるとともに、ＮＡ
ＮＤ回路１０２−２の一方の入力に接続されている。

【００９７】ＮＡＮＤ回路１０２−１の出力は、ＮＯＴ
回路１０１−５とスイッチ１０３−４を介して、スイッ
チ１０３−３とＮＡＮＤ回路１０２−１の接続点に接続
されるとともに、スイッチ１０３−５を介してＮＯＴ回
路１０１−６の入力とＮＯＴ回路１０１−７の入力に接
続されている。

【００９８】ＮＯＴ回路１０１−６の出力は、ＮＡＮＤ
回路１０２−２の他方の入力とＮＯＴ回路１０１−８の
入力に接続されるとともに、スイッチ１０３−２を介し
てスイッチ１０３−１とスイッチ１０３−３の接続点に
接続されている。ＮＡＮＤ回路１０２−２の出力は、ス
イッチ１０３−６を介してスイッチ１０３−５とＮＯＴ
回路１０１−６の接続点に接続されている。

【００９９】ＮＯＴ回路１０１−７の出力は、ＥＮ端子
付きフリップフロップ９２の出力端子Ｑに、ＮＯＴ回路
１０１−８の出力は、ＥＮ端子付きフリップフロップ９
２の出力端子ＸＱに、それぞれ、接続されている。

【０１００】スイッチ１０３−１乃至１０３−６は、正
端子にＨ(High)レベルの信号が供給され、負端子にＬ(L
ow)レベルの信号が供給された場合にＯＮし、逆の場合
にＯＦＦするようになされている。例えば、信号ＣＫＩ
がＨ(High)の場合、信号ＸＣＫＩはＬ(Low)であり、こ
のとき、スイッチ１０３−５はＯＮとなり、ＮＡＮＤ回
路１０２−１の出力をＮＯＴ回路１０１−６とＮＯＴ回
路１０１−７に入力することができる。

【０１０１】図１１に示すＥＮ端子付きフリップフロッ
プ９２においては、スイッチ１０３−３とスイッチ１０
３−６は、クロックＣＫＩがＬのときＯＮになり、スイ
ッチ１０３−４とスイッチ１０３−５は、クロックＸＣ
ＫＩがＬのとき（クロックＣＫＩがＨのとき）ＯＮにな
る。つまり、クロックＣＫＩの半周期毎に、これらの組
み合わせのスイッチが、交互に、ＯＮの状態になる。

【０１０２】従って、スイッチ１０３−３とスイッチ１
０３−６がＯＮであるとき（クロックＣＫＩがＬである
とき）、ＮＡＮＤ回路１０２−２の出力値により、出力
端子Ｑと出力端子ＸＱの出力が決定し、スイッチ１０３
−４とスイッチ１０３−５がＯＮであるとき（クロック
ＣＫＩがＨであるとき）、ＮＡＮＤ回路１０２−１の出
力値により、出力端子Ｑと出力端子ＸＱの出力が決定す
る。

【０１０３】また、分周回路９１においては、端子ＸＱ
の出力が端子Ｄに入力されるため、クロックＣＫＩがＬ
であるとき端子ＸＱからの出力がＮＡＮＤ回路１０２−
１に供給されることになる。従って、書き込み処理から
読み出し処理に切り替わる時点において、スイッチ１０
３−１とスイッチ１０３−２を用いることにより、端子
ＸＱからの出力値の反転値を、ＮＡＮＤ回路１０２−１
に供給するようにする。この動作により、書き込み処理
から読み出し処理に切り替わる時点において、クロック
ＣＫとクロックＣＫ２を半周期分、遅延させることがで
きる。

【０１０４】ここで、図１２のタイミングチャートを参
照して、ＥＮ端子付きフリップフロップ９２に、マスタ
クロックＣＫとクロックマスクＭを供給した場合の動作
について説明する。

【０１０５】最初に、書き込み処理から読み出し処理に
切り替わる時刻(ｔ6)よりマスタクロックＣＫＩの２ク
ロック前のさらに前の時刻ｔ1の状態を考える。

【０１０６】時刻ｔ1で、クロックＣＫＩ（図１２
（Ａ））がＬ、端子Ｑの出力（図１２（Ｄ））がＬ、マ
スタクロックＭ（図１２（Ｆ））がＬ、および端子ＸＱ
の出力（図１２（Ｅ））がＨであるとする。いまの場
合、スイッチ１０３−３とスイッチ１０３−６はＯＮで
あり、スイッチ１０３−４とスイッチ１０３−５はＯＦ
Ｆである。また、スイッチ１０３−１はＯＮであり、ス
イッチ１０３−２はＯＦＦである。従って、ＮＡＮＤ回
路１０２−１には、端子ＸＱ（図１２（Ｅ））のＨとク
リア信号ＣＬの通常の出力（図１２（Ｇ））であるＨが
供給され、その出力（図１２（Ｂ））はＬとなる。

【０１０７】また、端子ＸＱの出力（図１２（Ｅ））は
Ｈであるため、ＮＡＮＤ回路１０２−２には、クリア信
号（図１２（Ｇ））のＨとＮＯＴ回路１０１−６のＬが
供給されていることになり、その出力（図１２（Ｃ））
はＨとなる。この出力（図１２（Ｃ））が、スイッチ１
０３−６とＮＯＴ回路１０１−７を介して端子Ｑに供給
されるとともに、スイッチ１０３−６、ＮＯＴ回路１０
１−６、およびＮＯＴ回路１０１−８を介して端子ＸＱ
に供給される。すなわち、端子Ｑの出力と端子ＸＱの出
力は、ＮＡＮＤ回路１０２−２より供給された信号の結
果のものであり、それぞれ、Ｌ（図１２（Ｄ））とＨ
（図１２（Ｅ））となる。

【０１０８】時刻ｔ2で、クロックＣＫＩ（図１２
（Ａ））がＨになると、スイッチ１０３−４とスイッチ
１０３−５はＯＮとなり、スイッチ１０３−３とスイッ
チ１０３−６はＯＦＦとなる。従って、ＮＡＮＤ回路１
０２−１の出力（図１２（Ｂ））Ｌが、スイッチ１０３
−５とＮＯＴ回路１０１−７を介して端子Ｑに供給され
るとともに、スイッチ１０３−５、ＮＯＴ回路１０１−
６、およびＮＯＴ回路１０１−８を介して端子ＸＱに供
給される。すなわち、いまの場合、端子Ｑの出力（図１
２（Ｄ））はＨとなり、端子ＸＱの出力（図１２
（Ｅ））はＬとなる。また、ＮＡＮＤ回路１０２−２に
は、クリア信号（図１２（Ｇ））のＨと、スイッチ１０
３−５およびＮＯＴ回路１０１−６を介してＨが供給さ
れ、その出力（図１２（Ｃ））はＬとなる。

【０１０９】ＮＡＮＤ回路１０２−１には、ＮＯＴ回路
１０１−５とスイッチ１０３−４を介して、ＮＡＮＤ回
路１０２−１の出力（図１２（Ｂ））Ｌを反転したＨ
と、ＣＬ端子の出力（図１２（Ｇ））Ｈが供給されるた
め、その出力（図１２（Ｂ））は、Ｌとなる。すなわ
ち、端子Ｑの出力と端子ＸＱの出力は、ＮＡＮＤ回路１
０２−１より供給された信号の結果のものであり、それ
ぞれ、Ｈ（図１２（Ｄ））とＬ（図１２（Ｅ））とな
る。

【０１１０】時刻ｔ3で、クロックＣＫＩ（図１２
（Ａ））がＬになると、スイッチ１０３−３とスイッチ
１０３−６はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１には、端子ＸＱの出力（図１２（Ｅ））のＬとクリ
ア信号ＣＬの出力（図１２（Ｇ））であるＨが供給さ
れ、その出力（図１２（Ｂ））はＨに変化する。

【０１１１】また、端子ＸＱの出力（図１２（Ｅ））は
Ｌであるため、ＮＡＮＤ回路１０２−２には、クリア信
号（図１２（Ｇ））のＨとＮＯＴ回路１０１−６のＨが
供給され、その出力（図１２（Ｃ））はＬとなる。すな
わち、端子Ｑの出力と端子ＸＱの出力は、ＮＡＮＤ回路
１０２−２より供給された信号の結果のものであり、そ
れぞれ、Ｈ（図１２（Ｄ））とＬ（図１２（Ｅ））とな
る。

【０１１２】時刻ｔ4で、クロックＣＫＩ（図１２
（Ａ））がＨになると、スイッチ１０３−４とスイッチ
１０３−５はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１の出力（図１２（Ｂ））Ｈにより、端子Ｑの出力と
端子ＸＱの出力が決定される。すなわち、いまの場合、
端子Ｑの出力（図１２（Ｄ））はＬとなり、端子ＸＱの
出力（図１２（Ｅ））はＨとなる。また、ＮＡＮＤ回路
１０２−２には、クリア信号（図１２（Ｇ））のＨの
他、ＮＯＴ回路１０１−６のＬが供給され、その出力
（図１２（Ｃ））はＨとなる。

【０１１３】時刻ｔ5で、クロックＣＫＩ（図１２
（Ａ））がＬになると、スイッチ１０３−３とスイッチ
１０３−６はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１には、端子ＸＱの出力（図１２（Ｅ））のＨとクリ
ア信号ＣＬ出力（図１２（Ｇ））であるＨが供給され、
その出力（図１２（Ｂ））はＬとなる。

【０１１４】また、端子ＸＱの出力（図１２（Ｅ））は
Ｈであるため、ＮＡＮＤ回路１０２−２には、クリア信
号（図１２（Ｇ））のＨとＮＯＴ回路１０１−６のＬが
供給され、その出力（図１２（Ｃ））はＨとなる。すな
わち、いまの場合、端子Ｑの出力（図１２（Ｄ））はＬ
となり、端子ＸＱの出力（図１２（Ｅ））はＨとなる。

【０１１５】時刻ｔ6で、クロックＣＫＩ（図１２
（Ａ））がＨになると、スイッチ１０３−４とスイッチ
１０３−５はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１の出力（図１２（Ｂ））Ｌにより、端子Ｑの出力と
端子ＸＱの出力が決定される。すなわち、いまの場合、
端子Ｑの出力（図１２（Ｄ））はＨとなり、端子ＸＱの
出力（図１２（Ｅ））はＬとなる。また、ＮＡＮＤ回路
１０２−２には、クリア信号（図１２（Ｇ））のＨの
他、ＮＯＴ回路１０１−６のＨが供給され、その出力
（図１２（Ｃ））はＬとなる。

【０１１６】また、時刻ｔ6において、クロックマスク
Ｍ（ＥＮＩ）がＨになると、スイッチ１０３−１がＯＦ
Ｆとなり、スイッチ１０３−２がＯＮとなる。その結
果、以後、ＮＯＴ回路１０１−６の出力が、スイッチ１
０３−２を介してスイッチ１０３−３に供給されるよう
になる。

【０１１７】時刻ｔ7で、クロックＣＫＩ（図１２
（Ａ））がＬになると、スイッチ１０３−３とスイッチ
１０３−６はＯＮとなる。また、このとき、クロックマ
スクＭがＨであるため、スイッチ１０３−１がＯＦＦで
あり、スイッチ１０３−２がＯＮである。従って、ＮＡ
ＮＤ回路１０２−１には、ＮＡＮＤ回路１０２−２の出
力（図１２（Ｃ））をＮＯＴ回路１０１−６で反転した
値、つまり、Ｈが供給されることになる。従って、ＮＡ
ＮＤ回路１０２−１には、ＮＯＴ回路１０１−６の出力
値（図１２（Ｃ））Ｈとクリア信号ＣＬの出力（図１２
（Ｇ））であるＨが供給され、その出力（図１２
（Ｂ））はＬとなる。

【０１１８】また、端子ＸＱの出力（図１２（Ｅ））は
Ｌであるため、ＮＡＮＤ回路１０２−２には、クリア信
号（図１２（Ｇ））のＨとＮＯＴ回路１０１−６のＨが
供給され、その出力（図１２（Ｃ））はＬとなる。すな
わち、いまの場合、端子Ｑの出力（図１２（Ｄ））はＨ
となり、端子ＸＱの出力（図１２（Ｅ））はＬとなる。

【０１１９】時刻ｔ8で、クロックＣＫＩ（図１２
（Ａ））がＨになると、スイッチ１０３−４とスイッチ
１０３−５はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１の出力（図１２（Ｂ））Ｌにより、端子Ｑの出力と
端子ＸＱの出力が決定される。すなわち、いまの場合、
端子Ｑの出力（図１２（Ｄ））はＨとなり、端子ＸＱの
出力（図１２（Ｅ））はＬとなる。また、ＮＡＮＤ回路
１０２−２には、クリア信号（図１２（Ｇ））のＨの
他、ＮＯＴ回路１０１−６のＨが供給され、その出力
（図１２（Ｃ））はＬとなる。

【０１２０】時刻ｔ9で、クロックＣＫＩ（図１２
（Ａ））がＬになると、スイッチ１０３−３とスイッチ
１０３−６はＯＮとなる。また、このとき、クロックマ
スクＭがＬとなっているため、スイッチ１０３−１がＯ
Ｎである。従って、ＮＡＮＤ回路１０２−１には、端子
ＸＱの出力値（図１２（Ｅ））Ｌが供給されることにな
る。これにより、ＮＡＮＤ回路１０２−１には、端子Ｘ
ＱのＬとクリア信号ＣＬの出力（図１２（Ｇ））である
Ｈが供給され、その出力（図１２（Ｂ））はＨとなる。

【０１２１】また、端子ＸＱの出力（図１２（Ｅ））は
Ｌであるため、ＮＡＮＤ回路１０２−２には、クリア信
号（図１２（Ｇ））のＨとＮＯＴ回路１０１−６のＨが
供給され、その出力（図１２（Ｃ））はＬとなる。すな
わち、いまの場合、端子Ｑの出力（図１２（Ｄ））はＨ
となり、端子ＸＱの出力（図１２（Ｅ））はＬとなる。

【０１２２】時刻ｔ10で、クロックＣＫＩ（図１２
（Ａ））がＨになると、スイッチ１０３−４とスイッチ
１０３−５はＯＮとなる。従って、ＮＡＮＤ回路１０２
−１の出力（図１２（Ｂ））Ｈにより、端子Ｑの出力と
端子ＸＱの出力が決定される。すなわち、いまの場合、
端子Ｑの出力（図１２（Ｄ））はＬとなり、端子ＸＱの
出力（図１２（Ｅ））はＨとなる。また、ＮＡＮＤ回路
１０２−２には、クリア信号（図１２（Ｇ））のＨの
他、ＮＯＴ回路１０１−６のＬが供給され、その出力
（図１２（Ｃ））はＨとなる。

【０１２３】このようにして、ＥＮ端子付きフリップフ
ロップ９２に、マスタクロックＣＫ（図１２（Ａ））と
クロックマスクＭ（図１２（Ｆ））を供給することによ
り、時刻ｔ6で、半周期分、遅延させたクロックＣＫ１
（図１２（Ｄ））とクロックＣＫ２（図１２（Ｅ））を
生成することができる。

【０１２４】以上のようにして、生成されたクロックＣ
Ｋ１とクロクＣＫ２を、それぞれ、図４のＲＡＭ６１−
１とＲＡＭ６１−２に供給した場合の動作について、図
１３のタイミングチャートを参照して説明する。

【０１２５】ＲＡＭ６１−１とＲＡＭ６１−２は、それ
ぞれ、クロックＣＫ１（図１３（Ｂ））とクロックＣＫ
２（図１３（Ｃ））のたち下がりエッジで動作するの
で、これに同期して、図１３のＤout1（図１３（Ｆ））
とＤout2（図１３（Ｇ））が出力される。この出力デー
タが、マスタクロックＣＫ（図１３（Ａ））に同期し
て、交互にセレクタ６２により選択されると、書き込み
から読み出しに切り替わり時点におけるデータの順番
は、データ(N-5)、データ(N-4)、データ(N-3)、データ
(N-2)、データ(N-1)、データN、データ(N-1)、データ(N
-2)、データ(N-3)、データ(N-4)となっており、適切な
順番で書き込みから読み出しに切り替わっている。

【０１２６】このようにして、生き残りパスの情報の書
き込み処理と読み込み処理とが切り替わる時点において
は、クロックＣＫ１とクロックＣＫ２の位相について、
半周期分の遅延を発生させるため、適切な順番でデータ
を処理することができる。

【０１２７】以上のようにして、２つのＲＡＭ（ＲＡＭ
６１−１とＲＡＭ６１−２）に対し、交互に、生き残り
パスの情報の書き込みや読み出し処理を行うため、１つ
のＲＡＭを用いる場合と比較し、ほぼ倍の速度でビタビ
復号を行うことができる。

【０１２８】なお、上記実施例においては、符号化デー
タは拘束長７、符号化率1/2としたが、本発明は、種々
の符号化データに適用することが可能である。また、イ
ンタリーブ動作させるＲＡＭとして２つのＲＡＭを用い
るようにしたが、それ以上のＲＡＭを用いるようにして
もよい。

【０１２９】

【発明の効果】以上のように請求項１に記載のビタビ復
号化装置および請求項４に記載のビタビ復号化方法によ
れば、第１の位相のクロックと、第１の位相のクロック
とは位相が半周期異なる第２の位相のクロックとを生成
し、第１の位相のクロックに対応して生き残りパスの情
報の1/2の情報を蓄積し、第２の位相のクロックに対応
して生き残りパスの情報の1/2の情報を蓄積し、分散し
て蓄積された生き残りパスの情報を、所定の順番で抽出
するするようにしたので、トレースバック法を用いた高
速ビタビ復号を実現することができる。

【図面の簡単な説明】

【図１】拘束長７、符号化率1/2の畳み込み符号を行う
符号装置１１の一例の構成を示す図である。

【図２】本発明のビタビ復号化装置２１の一実施例の構
成を示すブロック図である。

【図３】ＡＣＳ装置３２に内蔵されているＡＣＳ回路４
１−０の一実施例の構成を示すブロック図である。

【図４】パスメモリ３３の一実施例の構成を示すブロッ
ク図である。

【図５】ＲＡＭ６１−１を構成するメモリバンクとその
状態の時間的変化を説明する図である。

【図６】1/2分周回路７１の一例の構成を示す図であ
る。

【図７】1/2分周回路７１により生成されたクロックＣ
Ｋ１とクロックＣＫ２を、それぞれ、図４のＲＡＭ６１
−１とＲＡＭ６１−２に供給したときのタイミングチャ
ートを示す図である。

【図８】クロックマスク信号を生成するクロックマスク
生成回路８１の一実施例の構成を示す図である。

【図９】図８のクロックマスク生成回路８１が生成する
クロックマスクのタイミングチャートを示す図である。

【図１０】分周回路９１の一実施例の構成を示す図であ
る。

【図１１】ＥＮ端子付きフリップフロップ９２の一実施
例の構成を示す論理回路図である。

【図１２】クロックマスクＭとマスタクロックＣＫを、
分周回路９１に供給した場合のタイミングチャートを示
す図である。

【図１３】分周回路９１の出力をＲＡＭ６１−１とＲＡ
Ｍ６１−２に供給した場合のタイミングチャートを示す
図である。

【図１４】拘束長３、符号化率1/2の畳み込み符号を行
う符号装置１の一例の構成を示す図である。

【図１５】図１４の符号装置１に対応するトレリス線図
である。

【図１６】図１５のトレリス線図を用いてビタビ復号の
原理を説明する第１の図である。

【図１７】図１５のトレリス線図を用いてビタビ復号の
原理を説明する第２の図である。

【符号の説明】

Ｒ１乃至Ｒ３，Ｒ１１乃至Ｒ１７レジスタ，Ｅ１，
Ｅ２，Ｅ１１，Ｅ１２排他的論理和回路，１符号装
置，１１符号装置，２１ビタビ復号化装置，
３１ＢＭＣ回路，３２ＡＣＳ装置，３３パス
メモリ，４１−０ＡＣＳ回路，５１−０１，５１
−０２加算回路，５２−０比較回路，５３−０
セレクタ，５４−０フリップフロップ，６１−
１，６１−２ＲＡＭ，６２セレクタ，７１ 1/
2分周回路，７２Ｄフリップフロップ，８１ク
ロックマスク生成回路，８２ＮＯＴ回路，８３Ｎ
ＯＲ回路，８４Ｄフリップフロップ，９１分周
回路，９２ＥＮ端子付きフリップフロップ，１０
１−１乃至１０１−８ＮＯＴ回路，１０２−１，１
０２−２ＮＡＮＤ回路，１０３−１乃至１０３ー６
スイッチ

Claims

【特許請求の範囲】

【請求項１】パスメモリに蓄積された生き残りパスの
情報をトレースバックを行うことにより分析し、最尤復
号データを生成するビタビ復号化装置において、第１の位相のクロックと、前記第１の位相のクロックと
は位相が半周期異なる第２の位相のクロックとを生成す
る生成手段と、前記第１の位相のクロックに対応して前記生き残りパス
の情報の1/2の情報を蓄積する第１の蓄積手段と、前記第２の位相のクロックに対応して前記生き残りパス
の情報の1/2の情報を蓄積する第２の蓄積手段と、前記第１の蓄積手段と前記第２の蓄積手段とに分散して
蓄積された前記生き残りパスの情報を、所定の順番で抽
出する抽出手段とを備えることを特徴とするビタビ復号
化装置。
【請求項２】前記生き残りパスの情報は、所定の数の
メモリバンクに分割された前記第１の蓄積手段と前記第
２の蓄積手段に蓄積されることを特徴とする請求項１に
記載のビタビ復号化装置。
【請求項３】前記生成手段は、前記トレースバックの
開始時に、前記第１の位相のクロックと前記第２の位相
のクロックを、1/2クロック分遅延させることを特徴と
する請求項１に記載のビタビ復号化装置。
【請求項４】パスメモリに蓄積された生き残りパスの
情報をトレースバックを行うことにより分析し、最尤復
号データを生成するビタビ復号化方法において、第１の位相のクロックと、前記第１の位相のクロックと
は位相が半周期異なる第２の位相のクロックとを生成
し、前記第１の位相のクロックに対応して前記生き残りパス
の情報の1/2の情報を蓄積し、前記第２の位相のクロックに対応して前記生き残りパス
の情報の1/2の情報を蓄積し、分散して蓄積された前記生き残りパスの情報を、所定の
順番で抽出することを特徴とするビタビ復号化方法。